专利名称：集成电路互连的制作方法
技术领域：
本发明涉及集成电^各，且特别地涉及在三维集成电^各中的层之间耦 接信号。
背景技术：
集成电路UC)器件典型地包括大量的有源元件，例如在半导体芯 片上构成层的晶体管。IC器件的规模和复杂度随时间不断增加，且从一 个元件到另一个元件的信号的有效布线(routing)问题相应地增加。
三维IC (3D-IC)器件被提出，其中有源元件布置在多于一个叠加 层中。3D-IC器件是有吸引力的，因为第三维度允许更大自由的设计， 并可以允许信号路径长度显著减少。对于特定的应用，可以实现的更紧 密的形状是想要获得的，这允许有比类似的单层器件所需的更小、更薄 且更轻的基片的鲁棒的器件。
通过延伸经过这些层的导电通i^各孔(via),信号可以/人3D-IC中 的一层传输到另一层。通孔可以由穿过硅层、衬有绝缘体、并用金属填 充的孔构成。3D-IC器件于是可以通过分开制造各层并堆积这些层来塑 造，从而相邻层上暴露的接触配对来建立与通孔的电连通。
构造垂直地经过硅层的通孔增加了制造工艺的复杂度。对于蚀刻工 艺所要求的容差会限制相关层上器件和其它电路组件的密度。此外，通
计。特别地，RC时间常数会限制包括这样的通孔的电路的工作速度。
发明内容
根据本发明的一个实施例，提供了一种集成电路，在多于一个有源 层中包含有源器件，其中至少 一个第 一有源器件包括在一个有源层中的 第一导体，和在相邻有源层中的笫一有源元件，其中该至少一个第一导 体操作来产生静电场控制第 一有源元件。
根据本发明的另一个实施例，提供了一种三维集成电路，该集成电路包括在多于一个有源层中的晶体管，还包括至少一个场效应晶体管， 其相^及和沟道在不同的有源层中。
根据本发明的一个实施例，提供了一种制造集成电路的方法，包括， 构造包含至少 一个第 一元件的第 一有源层，该第 一元件从栅极和沟道组
成的组中选择；在该第一有源层上施加绝缘区域；以及在该绝缘区域上 施加第二有源层，第二有源层包含至少 一个位于所述至少 一个第 一元件 之上的第二元件，该第二元件从沟道和栅极组成的组中选择，其中该至 少 一 个第 一 元件和位于之上的至少 一 个第二元件包括沟道及操作来控 制该沟道的栅极。
可以理解上述一般描述和下列具体描述都是示例性和说明性的，并 旨在提供对如权利要求请求保护的本发明的进一 步解释。
附图被包含来提供对本发明的进 一 步理解，并结合在说明书中和组 成说明书的一部分，说明了本发明的实施例并和描述一起来解释本发明 的原理。
在图中
图1是根据本发明的一个实施例的3D-IC器件的第一形式的大致示 意性横截面。
图2是示出制造根据图1的器件的方法的一个实施例的流程图。 图3是根据本发明的一个实施例的3D-IC器件的第二种形式的大致 示意性横截面。
图4是示出制造根据图3的器件的方法的一个实施例的流程图。
具体实施例方式
现在将具体参考本发明的不同实施例，它们的示例在附图中示出。 先参考图1，三维(3D-IC)器件的第一实施例， 一般地由附图标记 20表示，包括基片22,其可以是硅或其它半导体材料的，在其上构造 了一层晶体管或其它有源组件，其中一个被象征性地在24示出。导体 26构造在基片22的表面，该导体传送来自有源组件24的输出信号电压。 包括有源组件24和导体26的基片22用绝缘区域28覆盖。 在绝缘区域28的顶部构造了另一层30晶体管或其它有源器件和元件，其中一个在32被象征性地示出。在该另一层中的有源元件包括通 过沟道40连接的源极36和漏极38，这些一起组成场效应晶体管(FET ) 的一部分，该晶体管一般地由附图标记34表示。源极36和/或漏极38 通过导电通路42连接到在该另一有源层30中的另一个有源器件32。
FET 34被定位为使得沟道4 0可以被来自导体2 6中的信号电压的静 电场影响，该导体26用作FET 34的栅电极。在图l所示的实施例中， 在导体26和沟道40之间的绝缘区域28的厚度小于在层22和30的其 它部分之间的绝缘区域28的厚度。通过从FET 34的栅电极导体26到 沟道40的场效应，来自第一层22中的有源组件24的信号电压于是可 以被传输到第二层30中的有源器件32。
参考图2,其说明了用于构造3D-IC的方法的一个实施例，在步骤 202中，包括导体26的第一有源层的器件24构造在基片22上。该第一
详:田描:构造第一有源层的工艺。 '^ ' ^
在步骤204中，绝缘区域28构造在第一有源层22、 24、 26上。绝 缘区域28在栅电极26和沟道40之间的部分被适当地构造，从而来自 栅电极2 6的场对沟道4 0具有想要的影响。
在步骤206中，包括通过沟道40连接的源极36和漏极38的第二 有源层30、 32、 42构造在绝缘区域28上。
现在参考图3,根据本发明的一个实施例的3D-IC的第二实施例， 一般地由附图标记300表示，包括基片层302，其可以是硅或其它半导 体材料的，在其上构造了第一有源层304,该第一有源层包括晶体管或 其它有源器件，其中一些在306、 308被象征性地示出。导体310在第 一基片层302的表面构造，该导体传送来自有源器件308的输出信号电 压。类似于参考图1的上述导体26，导体310是下面将描述的FET 324 的栅电极。只要在特定情况下合适，第一有源层304的器件和其它组件 306、 308、 310可以在基片层302的大致表面层的上方、下方或横跨 (s traddl ing )构造。
基片层302的第一有源层304用第一绝缘区域312覆盖。第一绝缘 区域312具有在栅电极310的至少一部分上面的第一部分314,其允许 来自栅电极310中的信号电压的电场穿透到第一绝缘区域312的第一部 分314上方的空间中。第一绝缘区域312具有第二部分316,其有效地将第一绝缘区域312的第二部分316上面的空间与第一有源层3fM隔离。 如图3所示，绝缘区域312的第一部分314比第二部分316薄。替代地， 或附加地，第一部分314可以具有比第二部分316更高的介电常数。在 一个实施例中，第 一部分314和第二部分316都是具有相对介电常数sr -4的二氧化硅(Si〇2)。第一部分314于是可以是2到10nm厚，例如， 5nm左右厚，且第二部分316于是可以是200 nm到1 pm厚，例如，500 nm左右厚。在另一个实施例中，第一部分314可以是Hf02，具有相对 介电常数&-20,且可以是3到30nm厚，例如，10nm左右厚。在另 一个实施例中，第二部分316可以是具有相对介电常数&-3的Si-O-C 材料。
在第一绝缘区域312上构造了第二有源层320的晶体管或其它有源 器件322,其中只有一部分在图3中示出。第二有源层320包括通过沟 道332连接的源极328和漏极330,与第一有源层304中的栅电极310 一起构成FET 324。源极328和/或漏极330通过导电通路334连接到第 二有源层320中的其它有源器件322。第二有源层320包括通过沟道340 连4妻的源才及336和漏极338，构成FET 326的一部分。如图3所示，FET 324具有上部栅极333,通过类似于导体310、 334的导体(未示出)连 接到有源器件322。上部栅极333通过绝缘层与沟道332隔离。替代地， FET 326可以不具有在第二有源层320中的栅电极。源极336和/或漏极 338可以通过导电通路334连接到第二有源层320中的其它有源器件 322。
FET 324的沟道3 32位于第 一 绝缘区域312的第 一 部分314的上面， /人而沟道332可以;故来自4册电才及310中的信号电压的静电场影响。通过 从FET 324的栅电极310到沟道332的场效应，来自第 一有源层304中 的有源器件308或元件的信号电压于是可以被传输到第二有源层320中 的有源器件322或元件。
信号于是在有源层之间传输，而不需要穿过有源层304、 320或穿 过第一绝缘区域312的通孔，且不用任何特殊信号传输电路。通过合适 的电路设计和制造，FET 324可以提供增益，从而信号不衰减、或甚至 放大地从器件308传输到器件322。 FET 324可以是可操作电路器件， 而不简单是从层到层中继信号的器件。通过将栅电极26、 310等布置为 靠近前级电路24、 308等的输出，以及将FET34、 324的输出42、 334布置为靠近后级电路32、 322等，连接的串联电阻可以:陂限制。这可以
使能具有高带宽、低功耗和高带宽/功耗比的连接。使用纯电容性连接可
以有效降低甚至消除在使用通孔用于数据传输时有时会出现的高RC时 间常数。
FET 324的上部栅极333可以是控制栅极，用来使能或禁止从有源 层304到有源层320的信号传输。替代地，或附加地，第二栅电极333 可以施偏压于沟道332以补偿层之间的任何不匹配，例如，用于电压平 移(translation ),或补偿工艺变化或非最优功函数(work function )， 或可以被用于FET会被提供多于一个栅极的任何其它目的。
在第二有源层320上构造了第二绝缘区域350。第二绝缘区域350 具有在FET 326的沟道340上构造的第一部分352。第二绝缘区域350 的第一部分352可以和第一绝缘区域312的第一部分314类似。第二绝 缘区域350具有在第二有源层320的其它部分上构造的第二部分354。 第二绝缘区域350的第二部分354可以和第一绝缘区域312的第二部分 316类似，并用来将第二部分316上面的空间与第二有源层320隔离。 第二绝缘区域350的第二部分354包括在FET 324上的较厚的区域356, 以补偿第 一绝缘区域312的第 一部分314的薄，并保持第二绝缘区域350 的第二部分354的上表面多少是均匀的。在具有多层304、320等的3D-IC 中，依赖于不同层中绝缘区域第一部分314、 352的定位，较厚的区域 356可以适当地被提供或忽略。替代地或附加地，较厚区域356可以在 绝缘区域第一部分314、 352将在后续的层中构造的区域之下构造。
在第二绝缘区域350的上面是第三有源层360，其包括有源器件 362、 364。导体366从有源器件364延伸到第二绝缘区域350的第一部 分352上面，并将信号电压从有源器件364传送到导体366或相邻的导 电或半导电层作为下面的FET 326的位于下方的沟道340的栅电极工作 的位置。在一个实施例中，导体366可以是金属，且实际的栅电极可以 是多晶硅导电层。FET 326于是和FET 324类似地工作，但将信号从开 始层传输到开始层下面的层，而不是传输到在开始层上面的层。
现在参考图4,在制造3D-IC的方法的一个实施例中，在步骤402 中，第一有源层304、 320、 360的组件306、 308、 310、 322、 324、 326、 362、 364、 366构造在基片302等上面。第一有源层304可以用包括传 统工艺在内的合适的工艺来构造，且为了简洁起见，没有详细描述构造第一有源层的工艺。
在步骤404中，将构成FET 324、 326的栅绝缘体的绝缘区域312、 350的第一部分314、 352在第一有源层304、 320的一部分上面构造。 如参考图3所解释，绝缘层第一部分314、 352被适当地构造，从而来 自^f册电极310、 366的场对FET沟道332、 340具有想要的作用。
在步骤406中，绝缘区域312的第二部分316在第一有源层3(M中 没有被提供绝缘区域第一部分314的部分上构造，该第二部分316将一 个有源层304的有源器件306、 308和其它组件与另一有源层320的有 源器件322、 326和其它组件隔离。绝缘区域第二部分316可以按需要 包括较厚的区域356。
尽管在图4中步骤404被示出为在步骤406之前发生，两者中任一 个可以先^皮寺丸行。栅极区域314和隔离区域316从相同的材料构造，步 骤404可以包括在绝缘区域312的整个范围上构造薄的绝缘层，步骤406 可以包括将额外的厚度加到隔离区域316。
在步骤408中，第二有源层320在绝缘区域312上构造。第二有源 层320可以通过下列方式来构造将硅或其它半导体层施加到绝缘区域 312,然后与第一有源层304类似地制造有源器件和其它组件。单晶硅 层可以通过下列方式来构造通过包括已知工艺在内的合适工艺来淀积 一层多晶或非晶硅，然后将多晶或非晶硅转变为单晶形式。通过激光加 热工艺，使硅退火变为单晶形式，或局部熔化硅并允许硅关于单个中心 结晶或再结晶，非晶硅可以被结晶，或多晶硅可以被重结晶为单晶硅。 这样的技术在微处理器制造中不常见，但在制造平板显示器的技术中为 人所知。替代地，单晶硅层可以通过从单个中心的横向外延生长来构造。 在一个实际的实施例中，晶体硅层可以被构造，其每个有源器件在单个 硅晶体中或上面构造。相邻的器件可以在相同的晶体上构造。但是，在 器件之间可以出现晶体边界，并且在没有有源半导体器件的位置中可以 出现多晶或非晶区域。
在步骤410中，确定是否要将另一个有源层加到3D-IC。如果是， 过程循环回到步骤404和406,以将另一个绝缘区域施加到最近构造的 有源层上。从而该过程被重复构造所要求的3D结构所需的次数。 一旦 在步骤410中确定所有的有源层都已经;f皮加上，该过程终止。
图4所示的过程可以接上常见的附加过程，例如，连接外部引线，封装IC器件20、 300,等等。
在不偏离本发明的精神或范围的前提下，可以在本发明中进行各种 ^修改和改变。
例如，为了简单起见，图3所示的3D-IC 300和图4所示的制造这 样的3D-IC的过程，用被两个绝缘区域312、 350隔离的三个有源层302、 320、 360来描述。每个绝缘区域312、 350被示出为具有一个第一部分 314、 352，该第一部分将一个有源层302、 360中的FET 324、 326的栅 电^l与相邻层320的相同FET 324、 326的沟道隔离。 一个实际的实施 例可以具有两个、三个或多于三个有源层，并可以具有多于一个FET 324、 326跨绝缘区域，或每个绝缘区域，在相邻有源层之间传输信号。 一个 实际的实施例可以包括跨任何两个相邻的有源层之间的绝缘区域，以双 向传输信号的FET 324、 326。
尽管已经描述的FET 34、 324、 326具有与具有沟道40、 332、 340 的层相邻的层中的单个栅电极，以及可选地，与沟道332在相同的层中 的一个附加的栅电极333，具有多于一个或两个栅极或其它控制电极、 或具有不同地布置的栅才及的场效应器件是可行的。例如，FET 34、 324、 326可以被提供，和沟道在同一个有源层中的两个栅电极，和/或在相邻 的层中的两个电栅极。不管在什么地方示出或提到"栅极"，该栅极可 以是多个栅极。在栅电极互相影响的情况下，功能可以按特定用途的需 要被分配给不同的电极。FET 324、 326可以被提供，在一个有源层320 中的沟道，以及在层320两侧的相邻的有源层304、 360中的两个栅电 极310、 366。
尽管器件34、 324、 326被描述为FET,可以使用具有被来自邻近电 极的场影响的元件的器件，即使该器件不是晶体管。其中由来自邻近电
器件34: 324、 326'的有^器件的另一个例^是在二层中具;阴极(发 射极)和阳极的场发射器件，其栅极在另一层中，控制阴极和阳极之间 的电流。
3D-IC器件20、 300的各层>^皮描述为生长或淀积到前面的层上。也 就是说，第 一层之后的每一层的材料从直接接合到前一层的原子或分子 开始构建，且后面的原子或分子接合到前面的原子或分子。原则上一种 可替换的工艺是可行的层被分别制造为实体，然后被堆积在一起。但是，现在使用生长或淀积的工艺，可以更容易地获得FET 3《3M、 3"
所需的精细的容差。
尽管3D-IC器件20、 300在图1和图3中被示出为完全通过电容性 场效应在层之间通信，可以使用场效应通信和其它形式的通信的混合， 其它形式的通信可以包括通过通孔、接触引脚等的导电通信。即使层之 间的数据通信全部通过电容性场效应，可以提供导体用于DC电源、地 和其它不能被电容性地制造的连接。
为了简单起见，3D-IC 20、 300被描述为以层水平面取向，如图1 和图3中的纵向横截面所示出的，并且被描述为从底部到顶部一层一层 地制造。但是，3D-IC可以任何方向布置，并可以想要的顺序制造，包 括从想要的层开始的 一层接一层的顺序。
因此，本发明旨在覆盖本发明的调整和改变，只要它们在所附权利 要求及其等价物的范围内。
权利要求
1. 一种集成电路，在多于一个有源层(22，30；304，320，360)中包含有源器件(24，32，306，308，322，362，364)，其中至少一个第一有源器件(34，324，326)包括在一个有源层中的第一导体(26，310，366)，和在相邻有源层中的第一有源元件(40，332，340)，其中该至少一个第一导体(26，310，366)操作来产生静电场控制第一有源元件(40，332，340)。
2. 如权利要求1所述的集成电路，其中所述一个有源层和所述相 邻有源层中的一个(30, 320， 360 )被生长或淀积到所述一个有源层和所 述相邻有源层中的另一个(22, 304， 320 )上。
3. 如权利要求1或权利要求2所述的集成电路，其中，第一有源 元件和第一导体构成场效应晶体管(34,324,326 )。
4. 如权利要求3所述的集成电路，包括至少一个晶体管(326 )， 其栅极(366 )在位于其沟道(340 )之上的有源层(360 )中；以及至 少一个晶体管(324 )，其栅极(332 )在位于其沟道(332 )之下的有 源层(304 )中。
5. 如权利要求1到4中任何一个所述的集成电路，包括由来自第 二导体(310，366 )的静电场控制的第二有源元件(332,340 )，其中， 该第二有源元件所在的有源层(320 )与包含第二导体的有源层(304， 360 )相邻。
6. 如权利要求1到5中任何一个所述的集成电路，包括绝缘区域 (28,312,350 ),位于包含第一导体(26,31 0,366 )和第一有源元件 (40， 332， 340 )的有源层之间，其中绝缘区域在第 一导体和第 一有源元件之间的部分(314,352 )被配置来作为所述至少一个第一有源器件的 栅绝缘体，且其中绝缘区域的另一部分(316, 354 )被配置来，将位于 包含第一导体的有源层(22,304,360 )和包含第 一有源元件的有源层 (30, 320 )的至少一个中的有源器件，与那些有源层中的另一个中的导 体的场隔离。
7. 如权利要求6所述的集成电路，其中，栅绝缘体(314,352 )具 有比绝缘区域的隔离部分(316,354 )更高的介电常数。
8. 如权利要求6或权利要求7所述的集成电路，其中栅绝缘体 (314, 352 )比绝缘区域的隔离部分(316， 354 )薄。
9. 一种制造集成电路的方法，包括形成(202,402 )包括至少一个第一元件(26,310,340 )的第一有 源层(22， 304， 320),所述第一元件从栅4及和沟道构成的组中选择；在第一有源层上施加(204， 404， 406 )绝缘区域(28, 312, 350 );以及在绝缘区域上施加(206, 408 )第二有源层(30， 320， 360 ),包括 至少一个位于所述至少一个第一元件之上的第二元件(40，332，366 ), 所述第二元件从沟道和栅极构成的组中选择；其中，所述至少一个第一元件(26, 310, 340 )和位于之上的至少一 个第二元件(40, 332， 366 )包括沟道和操作来控制该沟道的栅极。
10. 如权利要求9所述的方法，其中施加绝缘区域(28，312，350 ) 包括，在所述至少一个第一元件(26， 310， 340 )上构造绝缘区域的一部 分，该部分用作栅极和沟道之间的栅绝缘体(314,352 );以及在第一 有源层的至少一个其它区域上构造绝缘区域的一部分(316, 354 ),该部分用来减少第 一 和第二有源层之间的信号传输。
全文摘要
一种集成电路的一个实施例包括在多于一个有源层中的有源组件。在一个有源层(22，304，360)中的第一导体(26，310，366)用来产生静电场，控制在相邻有源层(30，320)中的第一有源元件。
文档编号H01L27/06GK101449378SQ200780018686
公开日2009年6月3日 申请日期2007年5月22日 优先权日2006年5月22日
发明者P·J·屈克斯, T·I·卡明斯 申请人:惠普开发有限公司