专利名称：具有SiGe/Si沟道结构的功率沟槽MOSFET的制作方法
技术领域：
本发明总体涉及功率晶体管，尤其涉及具有硅锗(SiGe)源极、 阱、沟道、多晶硅锗栅极、或其结合的金属氧化物半导体栅(MOS 栅)功率晶体管。
背景技术：
沟槽栅功率MOSFET装置是用于多种需求应用(诸如DC-DC 转换器)的普遍选择。这些应用可以非常苛刻，给这些晶体管带来 4艮大应变。例3。，吸4文和灌入大电;;虎到电感负载可以导致在一个或 多个装置的终端处的大电压瞬变。特別地，由沟道栅功率MOSFET 可见的大电压偏移可以激活寄生npn晶体管，导致石皮坏性故障。4交 少灾难性的但是性能仍然降低的事件可以在大瞬变前向偏置装置的 体二极管时发生，放緩了晶体管的反向恢复。
这些感应效应可以限制DC-DC转换器的效率，,人而浪费功率。 对效率的其他限制包括沟槽4册功率MOSFET本身的物理限制。例 如，寄生阻抗可以导致装置的功率消4毛和加热。在这些当中，寄生 阻抗是装置的栅极的串联电阻。在可以使用硅化物减低该串联电阻时，由于这些晶体管的物理结构而限制了该过程的功效。沟道电阻、
或Ron还限制了装置性能，从而限制了转换器的效率。更大的装置 可以减小Ron， ^旦是更大的装置更昂贵。
从而，需要提供对大瞬变电压的效果具有改善的抗干扰性的晶 体管并且通过减小寄生阻抗提供改善的性能的装置、方法和处理。
发明内容
小寄生阻抗的装置、方法和处理。
.事件
具有改善的抗干扰性的晶体管。例如，本发明的典型实施例提供了 一种具有SiGe源极的沟槽栅功率MOSFET装置。SiGe源极通过减 小体或阱区中的空穴电流减小了寄生叩n晶体管的增益，从而降低 了随着非钳制感应切换事件产生的闭锁条件的可能性。还可以去除 结合在该装置上的主体以减小晶体管单元尺寸。 本发明的另一典型实施例l是供了一种具有SiGe体或阱区的沟 槽栅功率MOSFET装置。当体二极管开启时，SiGe体减小了空穴 电流，乂人而在其反向恢复期间减小了功率损失。
本发明的实施例还可以改善装置特性。例如，本发明的典型实 施例通过结合多晶SiGe栅极减小了寄生4册4及阻4元。
本发明的另 一典型实施例提供了 一种通过在装置的栅极附近使 用SiGe层减小沟道电阻的沟道。该层可以在漏才及区之上，即，其可 以在沟槽4册极区域之下延伸。但是，在栅极之下延伸SiGe层形成从 沟槽栅极的底部到SiGe层的寄生电容。为了减小该电容，以及在装置操作期间得到的密勒电容，沟槽
栅极之下的SiGe层可以被厚氧化物区替换。可以使用硅的局部氧化 (LOCOS)或其他适当的技术形成该厚氧化物层。厚氧化物的使用 和栅极之下的SiGe层的去除还可以减小漏极和棚-极之间或漏极和 源极之间的短流路(shorts)的出现。进一步地，具体实施例使用选 择性外延生长在沟道中形成SiGe层，其可以减小Ge部分改变。
对电压瞬变提高抗干扰性的改进和增强装置性能的改进不是唯 一的。例如，SiGe体的使用减小了沟道阻抗，同时在体区域中的 SiGe层改善了体二极管反向恢复。这些实施例可以被用于改进n沟 道或p沟道装置。本发明的实施例可以结合在此描述的这些或其他
^HM正中的一个或多个。
图1是通过结合本发明的实施例改进的n沟道沟槽4册功率 MOSFET的截面图2示出根据本发明的实施例的具有SiGe源极的n沟道沟槽 栅功率MOSFET的截面图3示出通过图2中所示的装置的源极至阱区的能带结构；
图4是根据本发明的实施例的制造具有SiGe源极的沟槽栅功 率MOSFET的方法的流程图5是通过结合本发明的实施例改进的n沟道沟槽4册功率 MOSFET的截面图6是根据本发明的实施例的具有SiGe阱的n沟道沟槽栅功 率MOSFET的截面图；图7示出图6中所示的MOSFET的净掺杂和锗摩尔分凄t;
图8是根据本发明的实施例的制造具有SiGe阱区的沟槽4册功 率MOSFET的方法的流程图9是通过结合本发明的实施例改进的n沟道沟槽4册功率 MOSFET的截面图10是根据本发明的实施例的具有多晶SiGe栅极的n沟道沟 槽4册功率MOSFET的截面图11示出作为用于多种材料的硼含量的函数的材冲+电阻率；
图12示出包括p沟道高侧功率MOSFET装置和n沟道低侧功 率MOSFET装置的DC-DC转换器输出；
图13示出通过结合本发明的实施例提供的效率的增加；
图14是根据本发明的实施例的制造具有多晶SiGe栅极的沟槽 栅功率MOSFET的方法的;克禾呈图15是根据本发明的实施例的具有SiGe沟道区的p沟道沟槽 栅功率MOSFET的截面图16示出由在松弛的(relaxed) Si"Gex虚拟村底上生长的两 个不同Si^GeJ莫衡量的空穴迁移率；
图17示出作为沟道区中的锗含量的函数的迁移率的改变；
图18示出用于才艮据本发明的实施例的具有SiGe沟道区的p沟 道沟槽4册功率MOSFET的《介电子(valence)带偏移；图19A至图19C示出根据本发明的实施例的制造具有SiGe沟 道区的p沟道沟槽栅功率MOSFET的方法；
图20是根据本发明的实施例的制造具有SiGe沟道区的p沟道 沟冲曹才册功率MOSFET的方法的流禾呈图21是根据本发明的实施例的具有SiGe沟道区的p沟道沟槽 栅功率MOSFET的截面图22示出Y吏用本发明的实施例实现的电阻减少；
图23进一步示出使用本发明的实施例实现的电阻减少；
图24是示出用于本发明的具体实施例的寄生电容减少的表格；
图25A至图25D示出根据本发明的实施例的制造在沟槽栅极和 SiGe沟道区之下具有氧化物区的p沟道沟槽栅功率MOSFET的方 法；
图26是根据本发明的实施例的制造在沟槽栅极和SiGe沟道区 之下的具有氧化物区的沟槽4册功率MOSFET的方法的流程图。
具体实施例方式
图1是通过结合本发明的实施例改进的n沟道沟槽4册功率 MOSFET的截面图。该装置包括n型源极区110、由p阱120形成 的主体、n型漏极区130、衬底160、 4册极140、以及金属接触150。
寄生npn双才及晶体管是该结构中固有的。具体地，寄生装置的 发射极是源极区110，其基极是主体或阱区120,同时寄生装置的集 电极对应于epi区130。如果该寄生晶体管被偏置到其操作的前向激 活模式，就会发生破坏性故障。例如在由非钳制感应切换(UIS)事件？I起雪崩击穿期间会发生这种情况。由冲击电离产生的空穴可
以流过由P阱120形成的基极，导致欧姆电压降。如果该电压降超过约0.6V，则用于阱到源才及结型二才及管的开启电压可以变为前向偏置并且在势垒之上注入电子，/人而初始化前向激活才喿作以及潜在故障。
具体地，如图1所示，非钳制感应切换事件可以下4立源才及(1 )。这导致空穴流到主体或阱120 (2)。阱向上充电，或者与源4及110相比电压增加，开启p阱120到源极110的结(3)。结果是电子电流流到源极110(4)。这使得寄生叩n开启(5),其导致装置故障。
所发生的这一系列事件的这种倾向通过提供用于从寄生基极去除空穴的低电阻路径并且通过减小寄生npn 160的电流增益被最小化。这可以通过4吏体或p阱与源极连4妄150接触来实现。
但是该体接触(body contact,也称接点)增加了 n沟道MOSFET的尺寸。从而，存在装置尺寸和对该故障机制的抗干扰性之间的权-銜。对该问题的解决方案是采用带隙工程-技术，以-使源极区关于阱区的能隙变窄。这可以通过使用Si^Gex的合金形成源极区，其中x是合金中锗的摩尔分数，典型值是0.KxO.3。在另一实施例中，可以使用其他含量，例如锗的含量可以小于10% ,或大于30%。 SiGe源极区可以通过诸如外延生长的标准技术或通过离子注入制造。
图2示出根据本发明的实施例的具有SiGe源极的n沟道沟槽栅功率MOSFET的截面图。该装置包括由硅锗形成的n型源极区210、由p阱220形成的主体、n型漏极区230、栅极240、金属接触250、以及n衬底260。如在图中所示，去除p阱接触允许单位节距(pitch)显著减小。这相对于图1的装置具有通过增加源极区的尺寸减小了导通状态电阻并改善了电流传导能力的附加益处。该图与所包括的其他图被示出用于说明目的，而不用于限制权利要求或本发明的可能实施例。而且，在该图和其他图中示出了 n沟道晶体管，本发明的实施例可以类似地用于改进p沟道装置。其他图中所示的特;f正还可以^皮包^舌在该图中。例如，p阱220还可以是SiGe,同时栅-才及可以是多晶SiGe。
源极210中SiGe的使用允许空穴流到源极，减小体或p阱220中的空穴电流。具体地，在合金中锗的存在造成与锗摩尔分数大致成比例的能隙(Eg)变窄。多数这种带偏移发生在价电子带中。这允许空穴容易地流到源极区，为减小叩n增益的空穴移动(removal)提供路径。现在，当非钳制感应事件下拉源极时(1 ),空穴流向源才及210，并且阱不充电(2)。
图3示出通过图2中所示的装置的源极至阱区的能带结构。图3被计算用于30%的锗摩尔分数。该数据示出相对于阱的源极能隙的大约0.21eV的减小，即，与阱或体区域中的l.leV相比在源极中为0.9eV。理论上，这导致横跨结的空穴电流通过一个因子~exp(Eg/kT)增加。实际上，该改进稍小于该值，这是由于不是所有的能带偏移都发生在价电子带中。
在本发明的一个具体实施例中，源极210具有30%摩尔分数的锗含量。具有硅源极和该SiGe源极的装置之间的比较示出了使用SiGe源极区的装置的空穴电流增加并且npn电流增益减小。特别地，在0.75V的典型偏压处，空穴电流增加约100x并且寄生电流增益减小因子约500。该凄t据可以^Ci人为是最坏的情况，这是由于实际上阱区不能完全漂移，但是能够在第三维度(dimension)(垂直于图2所示的横截面)被远程接触。寄生电流增益的减小不太可能使得寄生晶体管160在UIS事件期间传导导致破坏性故障的电流。
ii图4是根据本发明的实施例的制造具有SiGe源极的沟槽栅功率MOSFET的方法的流程图。在该实施例中，形成SiGe源才及以实现对由非钳制感应切换事件导致的故障的更强抗干扰性。
具体地，在动作410中，形成外延层。在动作420中，在外延层中形成SiGe层。在动作430中，在外延层中切割出沟槽，同时在动作440中，在沟槽中形成栅极。在动作450和460中，栅极与金属才妄触，并且SiGe层4皮冲妄触以形成源才及区。
由于其〗氐传导损库毛和快速切换时间，这些沟槽4册功率MOSFET特别用于低电压DC-DC转换器应用。但是被下拉的源极不仅是这些装置所受到的感应效应。在正常纟喿作期间，MOSFET源4及相对于漏极可以变为纟皮正偏压，导致寄生体-漏极二才及管(通常还#:称为体二极管)的开启。还应该注意，本发明的这个和其他实施例还4艮好地适用于DC-DC功率转换器，其他类型的系统可以结合通过结合本发明的实施例改进的装置。
图5示出该机构。该装置包括n型源极区510、 p型体区520、n型漏极区530、栅极540、以及金属接触550。具体地，源极可以被上拉(1 )。这导致体或阱二极管开启(2 )。当源极返回低时(3 )，空穴继续祐:注入到epi 530或漏才及。该空穴电流方文纟爰了反向恢复(4 )。这导致由于二极管的前向传导还有二极管的反向恢复导致的能量损失。所损肆C的功率可以大致约为以下
J咖d r f八j oW a ^e油.鹏a j w
Psw = Vin x trr x — x lout x Fsw
2
其中，Vf是体二才及管前向电压，lout是二才及管前向电流，Fsw是切换频率，trr是反向恢复时间，以及Irr是反向恢复电流。对于典型n沟道MOSFET，反向恢复特征最初由从体区(p型)注入到漏极区(n型)的空穴决定。
该分析示出二才及管能量损失可以通过同时减小二才及管前向电压、反向恢复电流、以及反向恢复时间来降低。不幸的是，对于传统石圭才支术，存在反向恢复参凄丈和前向电压之间的逆关系。改善前向电压的技术通常恶化反向恢复，同时改善反向恢复的那些技术恶化前向电压。这使得使用传统硅技术实现同时减小是不可能的。
的能隙变窄。这可以通过形成晶体管体区以包括Si"Gex的合金来实现，其中，x是合金中锗的摩尔分数，典型值为0.1<x<0.3。在其他实施例中，可以使用其他含量，例如锗的含量可以小于10%或者大于30%。包括Si^Gex的体区可以通过诸如外延生长的标准技术或通过离子注入来制造。
图6是根据本发明的实施例的具有SiGe阱的n沟道沟槽栅功率MOSFET的截面图。该装置包括n型源4及区210和包括石圭锗的p型体区i或220、 n型漏才及区230、以及4册才及240。应该注意，p型体区220到金属250接触区域可以省略，如以上图2中那样。而且，冲册才及可以是多晶石圭锗或多晶SiGe。
合金中锗的存在使得大致与锗摩尔分数成比例的能隙(Eg)变窄。在体区中更小的带隙的效果是增加了在给定前向偏压处的电子注入。这反过来暗示用于给定电;充密度的减小的空穴注入。
图7示出图6中所示的MOSFET的净摻杂和锗摩尔分数。净掺杂710和锗摩尔分数720作为沿X轴的深度的函数沿Y轴绘制。净掺杂通常是在沟槽4册MOSFET体和漏才及区中的净掺杂。锗轮廓(profile)具有0.15的峰值摩尔分数以及在该峰值的lOOnm宽度。图8是根据本发明的实施例的制造具有SiGe阱区的沟槽栅功率MOSFET的方法的流程图。在该实施例中，形成具有SiGe体区的沟槽栅功率晶体管。
具体地，在动作810中，形成外延层。在动作820中，形成SiGe阱。该层可以在动作810形成的外延层上生长，或可以注入在动作810中形成的外延层。在动作830中，在阱中形成源才及。
在动作840中，在外延层中形成或切割出沟槽，并且在动作850中，在沟槽中形成棚-极。在动作860和870中，4妄触斥册极，并且接触源才及。
在本发明的具体实施例中，硅锗的使用使得空穴电流显著降低并且前向电压有4交少的减小。在该实施例中，在0.75V的典型偏压处，与硅阱结构相比，空穴电流降低因子约5。这使得晶体管的反向恢复特性有显著的改善。进一步地，与增加更多前向电压而获得改善的反向恢复的传统寺支术不同，实J见了反向恢复的改善以及前向电压的减小。
沟槽栅功率MOSFET可以用于DC-DC转换器电路以实现高效的电压转换，即，功率的最小损失。可以对这些装置进行一些改进以实现包括降低装置导通电阻(Rds。J、输入电容(Ciss)、栅极电荷(Qg和Qgd)、棚-极阻抗(ESR或Rg)、体二极管反向恢复(TnJ、或以上的结合的目标。
传统地，栅极阻抗减小通常通过使栅极掺杂饱和或通过增加硅化物来实现。不幸的是，由于沟槽4册才及MOSFET装置中的大热量预算(高温)，栅极中掺杂物的高含量可以增强到沟道(或阱或本体(bulk))的掺杂物渗透，特别是当栅极氧化物很薄时。这种掺杂物如在以下图中可以看到的，还限制增加^f圭化层的有效性。
图9是通过结合本发明的实施例改进的n沟道沟槽栅功率MOSFET的截面图。该截面图包括具有栅极940、源极910、体或阱区920、以及漏极或epi区930的装置。栅-极940包括硅化物层942。在沟槽栅功率MOSFET装置中，对于低电压、低Rds。n、以及低成本希望较小的栅极尺寸。但是窄栅极尺寸限制了硅化物层942的有效性。即，硅化物层942之下的栅极940部分限制了多晶硅的特性这不从硅化物层942的存在中受益。
从而，例举出了更低的栅极电阻使得加快了对于MOS栅功率晶体管的切换速度，而没有以上缺点和限制。特别地，本发明的实施例通过使用用于诸如功率沟槽栅极MOSFET晶体管的MOS-栅功率晶体管的多晶硅锗(Si,-xGex)栅极提供低栅极电阻。与利用传统多晶硅和硅化栅极的装置相比，结合多晶Si^Gex栅极提供了改善的性能。
例如，Sh.xGex的更小带隙导致在给定温度和掺杂含量处更大数量的载流子。这反过来减少了使阈值电压Vth偏移的栅极损耗并且还降低了栅极阻抗。而且，多晶Si,—xGex的载流子迁移率比多晶硅高三倍以上。这进一步降低了 67%的棚4及阻抗并且允许晶体管更快地切换。
图IO是根据本发明的实施例的具有多晶SiGe栅极的n沟道沟槽栅功率MOSFET的截面图。该截面图包括具有栅极1040、源极1010、体或阱区1020、以及漏才及或epi区1030的装置。在i亥实施例中，栅极1040的整体受益于多晶SiGe的较低电阻，与图9中的硅化物层942提供的更窄的改善相反。应该注意，p型体区1020到金
15属1050接触区域可以被忽略，如在以上图2中那样。而且，可以使用SiGe形成源4及1010、 p阱1020、或两者。
多晶SiGe栅极还可以被用于改进静电放电装置。例如，使用SiLXGex多晶栅极建立的齐納装置(n+p)能够经受比传统多晶硅栅极装置更高的静电放电功率。多晶Si!-xGex的高载流子迁移率减小了串联电阻，特別是在齐纳的低掺杂p型区中，这引起更少的欧姆损失以及冷却操作。如所示的其他实施例，p沟道装置还可以被改善。在p沟道装置中，减少了经由栅极氧化物从Si"Gex多晶栅极到体或阱的硼渗透。这允许4吏用薄氧化物而没有阈值电压不稳定。
使用SiGe多晶栅极大大减小了栅极串联电阻。通过比较，硅化栅极在传统沟槽栅极装置中仅使栅极电阻降低因子2。这种有限的降低是由于可用于在窄沟槽中4册极材料之上的硅化物形成的小几何结构。在相同栅极截面图下，使用多晶Sii-xGex作为栅极材料将栅极阻抗减小多于67 o/。，从而在不考虑额外花费和使用硅化物处理的困难的情况下提供甚至更好的性能。而且，多晶SiGe在1000。C保持稳定，同时由于可能的结块，硅化栅极的使用将随后的处理温度限制到小于850°C。
在其他优点和特征中，多晶SiGe栅极1040的使用消除了对栅极上的硅化物层942的需求。
图11示出了作为用于多种材料的硼含量的函数的材料电阻率。如所示，SiGe多晶的电阻率比传统多晶硅少很多。在该实例中，在硼含量为2X10AA19处锗的含量是35 %摩尔分数，其中，M是对"对于...的功率(to the power of.)"的符号。在其他实施例中，含量可以高于35%，或低于35%。总之，使用多晶Si!-xGex栅极可以在不改变现有规划的情况下减小棚-才及阻抗，并且该处理与当前石圭，技术兼容。当考虑具有如图12所示的p沟道高侧MOSFET和n沟道低侧MOSFET的DC-DC转换器的效率时， 一册才及阻抗减小67%的益处变得明显。
图13示出通过结合本发明的实施例提供的效率的增加。图13中的结果示出了峰值效率从83%增加到88%。这等于节约了 30%的功率，否则会损失。特别地，用于传统多晶栅极1310的峰值效率低于用于SiGe^册极装置1320的峰值效率。图13中的数据还指出了该转换器的效率4妄近在高侧和低侧(曲线1330)均具有n沟道MOSFET的转换器的效率。这显著减少了栅极驱动器的功率消耗并且将使设计者能够简化驱动器电路，但是在高输出电流处损失1-2%的》文率。
表格1列出了可以用于形成MOSFET 4册极的多种材料的电性质。再次，SiGe多晶具有比传统多晶硅更低的电阻率。使用该材料作为栅极减少了栅极串联电阻并且增加了电路效率。
表格1:多种栅极材料的电性质
栅极材料(含量=2 x 1018crrT3)迁 移 率 (cm2/V/sec )电阻率(mQ-cm)
p型晶体硅7830
p型多晶石圭NA画[8]
P型Sio.9Geo.'275[3]12
P型多晶石圭(2x 1019)NA7.5[9]
P型Si,Ge。.35 (2x I019)NA2.0[9]
17图14是根据本发明的实施例的制造具有多晶SiGe栅极的沟槽 栅功率MOSFET的方法的流程图。在该实施例中，多晶SiGe4册极 #皮结合到沟槽4册功率MOSFET装置中。
特别地，在动作1410中，形成外延层。在动作1420中，在外 延层中形成阱层。在动作1430中，在阱中形成源才及。
在动作1430中，在外延层中形成沟槽。在动作1440中，在沟 槽中形成多晶SiGe栅极。在动作1450和1460中，多晶SiGe栅极
和源招 接触。
即使采用多晶SiGe栅极或SiGe源极，沟道阻抗也限制沟槽栅 功率MOSFET装置的性能。即，希望减小诸如n沟道和p沟道功率 沟槽栅极MOSFET装置的MOS栅功率晶体管的导通电阻(Rdson )， 特别是在低电压应用中。例如，在同步DC-DC转换器的应用中， 用于p沟道MOSFET的栅极驱动器比用于n沟道装置的驱动器消耗 更少的功率。从而，非常希望使用用于高侧驱动器的p沟道装置代
替n沟道装置，如图12所示。 但是用于p沟道装置的Rdson远远高于类似的n沟道MOSFET, 并且这限制了其仅在小电流区域的应用。在低电压应用中，沟道电 阻控制装置Rdson。沟道电阻(Reh )为
其中，L是沟道长度，Z是沟道宽度，C。x是每单位区域的栅极 氧化物电容，Vc是栅极电压，以及Vi是阈值电压。为了减小沟道 电阻，希望缩短沟道长度、斥册极氧化物厚度、并且降低阈值电压。 由于处理限制或子阈值问题，限制了这些方法。在诸如图1的晶体管的晶体管中，通过阱区120的电阻率，特 别是阱区120接近栅极140部分的电阻率，控制串联导通电阻。如 果该电阻率减小，则装置的串联导通电阻减小。 一种减小该电阻率 的方法是利用具有更高迁移率的材^K特别地，如果首先开始传导 的沟道的部分(即，4妄近棚4及140的部分)由更高迁率的材津+制 成，则串联导通电阻可以减小。从而，本发明的实施例在其沟道区 中采用应变的(strained) Si^Gex以减小沟道电阻。
图15是根据本发明的实施例的具有SiGe沟道区的p沟道沟槽 栅功率MOSFET的截面图。该装置包括p型源极区1510、 n阱或体 1520、 p型漏极区1530、栅极1540、 SiGe层1534。 SiGe层1534 通过娃层1532与栅极1540隔离。该,圭层1532 4是供到多晶硅栅才及的 适当界面(interface )。应该注意，n型体区域1520到金属1550 4矣 触区域可以^皮省略，如在以上图2中去除了 p型体区域接触。而且， 可以使用SiGe形成源极1510,同时斥册极1540可以为多晶SiGe。
Si^Gex层1534的层沿着,圭沟槽的侧壁匹配地生长。因为 Si^Gex的晶格常数大于硅的晶格常数，取决于锗摩尔分数，Si^Gex 层在[100]/
方向上经历双轴压缩应变。应变的Si"Gex平坦层与 经历压缩或4立伸双轴应变的本体石圭(bulk silicon)相比具有更高的 空穴迁移率。该更高的迁移率导致SiGe层1534中减小的电阻率。
图16示出了在+>弛的Si!-xGex虚拟衬底上生长的两个不同 Si^GeJ莫衡量的空穴迁移率。作为比较的基础，包括了本体硅通用 迁移率曲线1630。由于价电子带分解和价电子带的形状改变， Sh-xGex沟道层的空穴迁移率大大提高。这种提高还取决于相对于 Si^Gex虚拟衬底中锗含量的锗含量；表示应变相关现象。示出了具 有20at%Ge 1640和84at%Ge 1650的改进的空穴迁移率。图17示出了作为沟道区中的4者含量的函凄t的迁移率的改变。例 如，可以在具有锗含量为50at。/。的Si^Gex膜中观察到迁移率提高 因子2。从而，使用Si5oGe5o作为沟道的装置拥有仅为使用本体硅的 相同装置的一半的沟道电阻。该迁移率提高还显著地改善了子阈值 特性，这对于低电压应用来说很重要。
图18示出根据本发明的实施例的具有SiGe沟道区的p沟道沟 槽斥册功率MOSFET的1^介电子带偏移。该偏移等于
MK s 0.65x—0.22x2
其中，X是膜中的锗含量。该偏移帮助限制了应变的Sh-xGex 沟道中的空穴。然后来自,圭盖层的寄生沟道电阻;故最小化。
图19A-图19C示出了根据本发明的实施例的制造具有SiGe沟 道区的p沟道沟槽冲册功率MOSFET的方法。在图19A中，在硅衬 底1960上;兄积或生长石圭外延层1930。然后，形成沟4會。在一些点， 注入或生长阱1920作为epi层1930的一部分。
在图19B中，沿着沟槽的侧壁沉积、生长或注入外延Si^Gex 层1934。 Si^Gex层的厚度为乂人lnm到100nm的范围，取决于4者含 量。在一个实施例中，锗含量为从10at。/。到80at。/。的范围。在其他 实施例中，锗含量可以不同，例如，可以小于10%摩尔分数，或多 于80%摩尔分数。在其他实施例中，锗含量的范围可以更少。
在图19C中，在Si^Gex层1934的顶部上生长石圭盖层1932作 为外延层。在一个实施例中，硅盖层640的厚度为从lnm到10nm 的范围，但是在其他实施例中其可以比该范围更薄或更厚。可选地， 在通过其注入SiGe层1934之后，可以保留硅层1932。图20是根据本发明的实施例的制造具有SiGe沟道区的p沟道 沟槽栅功率MOSFET的方法的流程图。在该实施例中，在沟槽栅功 率MOSFET装置的沟道区中生长SiGe层。
具体地，在动作2010中，形成外延层。在动作2020,形成阱 层。然后，在动作2030，在epi层中蚀刻沟槽。在动作2040，生长 SiGe层，并且在动作2050生长^圭盖。在动作2060和2070中，片册
才及和源才及区形成并4妄触。
图15中所示的装置具有在沟槽栅-才及1540之下延伸的SiGe层 1534。这形成了在SiGe层1534和沟槽4册4及1540的底部之间的电容。 该栅极至漏极电容在装置操作期间增加密勒电容。而且，在漏极之 上存在SiGe层增加了装置的漏极和栅极之间或漏极和源极之间的 短流路的可能性。此外，SiGe层中Ge的摩尔分数(含量)很难控 制。从而，本发明的具体实施例在沟槽栅极之下形成氧化物区。该 区域可以使用硅的局部氧化(LOCOS)或其他适当的技术形成。可 以使用选择性外延生长在沟槽中生长SiGe层以及硅盖层。这种装置 的一个实例在下图中示出。
图21是根据本发明的实施例的具有SiGe沟道区的p沟道沟槽 栅功率MOSFET的截面图。该装置包括p型源极区2110、 n阱或体 2120、 p型漏极区2130、栅极2140、 SiGe层2134、以及氧化物区 2136。 SiGe层2134通过硅层2132与栅极2140隔离。如以前，该 硅层2132提供到栅极氧化物的适当界面。应该注意，n型体区2120 到金属2150接触区域可以被省略，如p型体区域接触在以上图2 中萍皮去除。而且，可以4吏用SiGe形成源才及2110，同时可以-使用多 晶SiGe形成栅极2140。
在沟槽栅极2140下面的区域中形成厚氧化物层2136。该层可 以使用LOCOS或其他适当的技术形成。Si^Gex层2134的层可以20 沿着硅沟槽的侧壁匹配地生长。该层以及硅层2132可以通过选择性 地沿着装置沟槽的侧面生长外延层来形成。
SiGe层的去除不仅减小了装置的栅极至漏极电容，而且当装置 作为增益装置操作时导致密勒或增益电容，但是还提供其他益处。
例如，SiGe层中Ge的摩尔分数的改变^艮难控制。从而，本发 明的多种实施例沿着沟槽的侧面选择性地生长SiGe外延层。这提供 了对Ge摩尔分数更好的控制并且减小了其可变性。而且，由于SiGe 层不在沟槽栅极之下漏极之上延伸，减少了否则会在棚-极和漏极之 间发生的短流路的普遍存在。类似地，漏才及和源才及之间的短流;洛更 少频率地发生。如之前，沟道中SiGe的使用减少了装置电阻。再次， 因为Si"Gex的晶格常数比硅的更大，根据锗摩尔分数，Si^Gex层 在[100]/
方向上经历双轴压缩应变。应变的Si"Gex平坦层与经 历压缩或拉伸双轴应变的本体硅相比增加了空穴迁移率。该增加的 迁移率导致SiGe层2134中减小的电阻率。在下图中示出图表。
图22示出使用本发明的实施例实现的电阻的减少。这些曲线示 出了在1.8伏特的栅极到源极电压处对于装置的30%的电阻减小。
图23进一步示出使用本发明的实施例实现的电阻的减少。这些 曲线示出了作为栅极至源极偏置电压的函数的类似电阻减小。
再次，氧化物区域2136的使用和沟槽栅极之下SiGe层的去除 减少了栅极至漏极杂散电容。图24是示出用于本发明的具体实施例 的这些减小。
该装置的特征或区域(诸如氧化物区域2136和SiGe层2132 )
可以以多种方式形成。在下图中示出一个实例。
22图25A-图25D示出了根据本发明的实施例的在沟槽栅极和 SiGe沟道区域之下制造具有氧化物区域的p沟道沟槽4册功率 MOSFET的方法。在图25A中，硅外延层2530在硅衬底2560上被 沉积或生长。然后，形成沟槽。在一些点处，注入或生长阱2520 作为epi层2530的一部分。
在图25B中，在将在沟槽冲册才及之下的区域中形成二氧化^圭的区 域2536。再次，可以使用LOCOS或其他适当的技术生长该氧化物。
在图25C中，在沟槽区域中生长SiGe层。在本发明的具体实 施例中，该层是选择性生长外延层。在其他实施例中，可以4吏用诸 如注入或沉积的其他技术。在典型实施例中，Si^Gex层的厚度是从 lnm到100nm的范围，取决于锗含量，在其他实施例中，该厚度可 以比该范围更宽或更窄。在一个实施例中，4者含量在/人10at。/。至80at %的范围。在其他实施例中，锗含量可以不同，例如，其可以小于 10%摩尔分数，或大于80%摩尔分数。在其他实施例中，锗含量的 范围可以更小。
在图25D中，在Si^Gex层2534的顶部上生长石圭盖层2532作 为外延层。在一个实施例中，硅盖2532层640的厚度为从lnm到 20nm的范围，在其他实施例中，其可以比该范围更薄或更厚。可选 地，硅层2532可以为通过其注入SiGe层2534之后保留的一层。
图26是根据本发明的实施例的在沟槽栅极和SiGe沟道区之下 制造具有氧化物区的沟槽4册功率MOSFET的方法的流程图。在该实 施例中，在将在沟槽栅极之下的区域中形成氧化物区并且在沟槽栅 功率MOSFET装置的沟道区中生长SiGe层。
具体地，在动作2610中，形成外延层。在动作2620中，形成 阱层。然后，在动作2630中，在epi层中蚀刻沟槽。在动作2640中，在沟槽中形成氧化物区。这可以^吏用LOCOS或其他适当的方 法来完成。在动作2650中，生长SiGe层，并且在动作2660中，生 长硅盖。在动作2670和2680中，形成棚-极和源极区域。
本领域技术人员将明白，包括在流程图中的这些和其他被高度 简化并且仅示出制造处理中的几个基本动作。通过结合本发明的实 施例改进的多种处理可以很多并且不要求用于对本发明的理解。
本发明的典型实施例的以上描述用于解释和描述。其不是穷尽 的或不用于将本发明限于所描述的具体形式，并且根据以上教导， 多种修改和改变都是可能的。实施例可以被选择和描述，以最好地 解释本发明的原理和其实际应用，以使得本领域其他技术人员在多 种实施例中最好地利用本发明并且利用适于所想要的特定使用的多 种修改。例如，应该明白，在不脱离本发明的情况下，所示和描述 的结构的掺杂极性可以相反和/或多种成分的掺杂含量可以改变。作 为另 一 实例，在垂直MOSFET实施例的上下文中示出和描述了本发 明，但是本发明的多种实施例可以-陂类似地在其他沟槽4册极结构中 实现，诸如沟槽栅极IGBT、片黄向沟槽栅才及MOSFET、以及垂直和 横向平面棚-极MOSFET和IGBT。而且，可以使用众所周知的开室 或闭室配置布置多种晶体管实施例。
2权利要求
1. 一种MOS栅晶体管，包括源极区；体区，包括沟道区，所述沟道区包括第一层；漏极区，与所述体区形成pn结；以及栅极，沿着所述沟道区的至少一部分延伸；氧化物层，在所述栅极之下并且在所述栅极和漏极之间，其中，所述第一层具有比所述漏极区更低的能隙。
2. 根据权利要求1所述的晶体管，其中，所述栅极是沟槽栅极。
3. 根据权利要求2所述的晶体管，其中，所述第一层包括硅锗。
4. 根据权利要求2所述的晶体管，其中，所述第 一层包括Si^Gex， 其中，0.1<x<0.3。
5. 根据权利要求2所述的晶体管，其中，所述第一层包括大约在 10 %和30 %之间的摩尔分数的锗。
6. 根据权利要求2所述的晶体管，其中，所述沟道区进一步包括 第二层，所述第二层是在所述第 一层和所述栅极之间的硅盖。
7. 根据权利要求2所述的晶体管，其中，使用硅的局部氧化来形 成所述氧化物层。
8. 根据权利要求2所述的晶体管，其中，使用选择性外延生长来 形成所述第一层。
9. 根据权利要求2所述的晶体管，其中，使用选择性外延生长来 形成所述第 一层和所述第二层。
10. 根据权利要求2所述的晶体管，其中，所述栅极包括多晶硅锗。
11. 一种制造MOS4册晶体管的方法，包才舌形成具有阱区的第 一外延层；在所述外延层中形成具有底部和侧壁的沟槽；沿着所述沟槽的所述底部形成氧化物区；以及沿着所述沟槽的所述侧壁形成第一层，所述第一层具有比 所述第 一外延层更低的能隙。
12. 根据权利要求11所述的方法，进一步包括沿着所述沟槽的所述侧壁形成第二层，所述第二层具有与 所述第 一外延层相似的能隙。
13. 根据权利要求11所述的方法，其中，使用硅的局部氧化形成 所述氧化物区。
14. 根据权利要求13所述的方法，其中，所述第一层包括SikGex, 其中，0.1<x<0.3。
15. 根据权利要求13所述的方法，其中，所述第一层包括大约在 10%和30%之间的摩尔分数的锗。
16. 根据权利要求13所述的方法，其中，使用选择性氧化生长来 形成所述第一层。
17. 根据权利要求13所述的方法，其中，使用选择性氧化生长来 形成所述第 一层和所述第二层。
18. —种MOS4册晶体管，包括沟槽栅极；第一导电类型的阱区，横靠所述沟槽栅极并且包括第二导电类型的源;〖及区；以及第二导电类型的沟道区，横靠所述沟槽栅极，所述 沟道区包4舌SiGe层；硅盖层，在所述SiGe层和所述沟槽栅极之间；第二导电类型的漏极区，在所述沟槽栅极和所 述阱区之下；以及氧4匕物区，在所述沟槽斥册4及之下并且在所述沟 槽栅极和所述漏极区之间。
19. 根据权利要求18所述的MOS栅晶体管，其中，使用硅的局 部氧化形成所述氧化物区。
20. 根据权利要求18所述的MOS栅晶体管，其中，使用选择性 外延生长形成所述SiGe层和所述^圭盖层。
全文摘要
改善对瞬态电压的抗干扰性并减小寄生阻抗的装置、方法和处理。改善了对非钳制电感性切换事件的抗干扰性。例如，提供具有SiGe源极的沟槽栅功率MOSFET装置，其中，SiGe源极通过减小体或阱区域中的空穴电流来减小寄生npn晶体管增益，从而降低闭锁状态的可能性。还提供具有SiGe体或阱区域的沟槽栅功率MOSFET装置。当体二极管开启时，SiGe体减小空穴电流，从而减小反向恢复功率损失。还改善了装置的其他特性。例如，通过使用多晶SiGe栅可以减小寄生栅极阻抗。而且，通过在装置的栅极附近使用SiGe层可以减小沟道电阻，并且可以在沟道栅极之下形成厚氧化物区域以减小栅极至漏极电容。
文档编号H01L29/80GK101512777SQ200780032221
公开日2009年8月19日 申请日期2007年8月14日 优先权日2006年8月31日
发明者朴赞毫, 琦 王 申请人:飞兆半导体公司