专利名称：导线架式半导体装置及其导线架的制作方法
技术领域：
本发明涉及一种半导体装置，特别是涉及一种导线架式半导体装 置及其导线架。
背景技术：
传统导线架(Lead Fmme)式的半导体封装件，如美国专利第 5,793,108、 6,072,243、 6,208,023、 5,623,123等专利所公开的，其是提 供一包含有芯片座及多个设于该芯片座周围的导脚的导线架，并将一 芯片黏置于该芯片座上，复通过多条焊线电性连接芯片表面上各芯片 焊垫(Electrode Pads)至对应导脚，再以一封装胶体包覆该芯片及焊线而 形成一导线架式半导体封装件。
但是前述传统的导线架结构设计在对应各式功能及作用不同的芯 片电性需求时，可供弹性调整该导线架的导脚布局空间诚属有限，尤 其面对高度集积化且轻薄型的芯片时，所需的导脚间距及封装件尺寸 愈来愈小，该传统导线架可供强化电性表现的设计方式已大幅限制， 不易有改善空间。
请参阅图1A及图1B，鉴于前述传统导线架设计的缺陷，美国专 利第4,943,843、 4,937,656、 5,234,866遂公开一种未设有芯片座的导线 架式半导体封装件，其包括有多个信号(signal)导脚11; 一绝缘薄片 12，设置于部分信号导脚11上； 一半导体芯片13，通过黏着层14而 接置于该绝缘薄片12上；多条焊线15，电性连接该半导体芯片13及 信号导脚11内端；以及封装胶体16，包覆该信号导脚11内端、绝缘 薄片12、半导体芯片13及焊线15，并使该信号导脚11外端外露出该 封装胶体16。从而通过省去传统导线架的芯片座设置，以提供信号导 脚具有较充足的布局空间。
然而在半导体芯片电性需求愈来愈高的情况下，对于信号、电源、 及接地的输入/瑜出(I/0)相互间的设计匹配性愈来愈重要，因此前述的
5导线架结构已无法满足现今电性的需求。
再者，前述导线架中延伸至芯片下方作为支撑芯片的信号导脚设 计，仅考虑所述信号导脚相对于芯片焊垫的布局，确己无法满足现今 高电性及高散热性的电子商品需求。尤其因目前高频电子产品特性为
信号的上升时间(rise time)愈來愈短、集成电路(IC)的输入/输出(I/0)接 脚愈來愈多、接脚的接线密度(interconnects density)愈來愈高，同时， IC杂散效应也日趋严重，通常对于上升时间在ns这个数量级时，当 信号上升时间缩短时，或/及电流量增加时，电流的变化率就会增大， 接地反弹的电压也就增加，此时接地平面已经不是理想的零电位，而 电源端也不是理想的直流电位。当系统的速度愈快，而且为数众多的 逻辑闸同时转换状态时就愈容易造成严重的电压陷落(Power Drop)现 象，或称为接地弹跳(GroundBounce)。
传统为简化处理问题，通常把电源和接地都当成理想的情况來处 理，但在高速设计中，这种简化却会造成越来越难以预测电路系统在 实现后的行为。尽管电路设计直接可看到的结果是从信号完整性上表 现出來的，但绝不能因此忽略了电源完整性的设计，因为电源完整性 被破坏后终究会反映至信号的完整性，而且在很多情形下，影响信号 畸变、扰动的主要原因是电源系统，例如多电源/接地平面的分割不 理想、接地反弹噪声太大、电流分配的不均等。
因此，如何提供一种导线架结构与导线架式半导体封装件可有效 强化电性功能、降低接地弹跳问题及提升散热效能，实已成为目前亟 欲解决的问题。
发明内容
鉴于上述现有技术的问题，本发明的一目的是提供一种可强化电 性功能的导线架式半导体装置及其导线架。
本发明的又一目的是提供一种可降低接地弹跳问题的导线架式半 导体装置及其导线架。
本发明的再一目的是提供一种可提升散热效能的导线架式半导体 装置及其导线架。
为达到上述目的，本发明提供一种导线架式半导体装置，包括
6一导线架，该导线架具有多个信号导脚及多个接地导脚，其中所述接 地导脚共同构成一芯片接置区，所述信号导脚则分布于该芯片接置区
周围，且该芯片接置区内的接地导脚尺寸大于该信号导脚尺寸；至少 一半导体芯片，接置于所述接地导脚的芯片接置区上；以及多条焊线， 供该半导体芯片电性连接至该信号导脚及接地导脚。该导线架复包括 有分布于该芯片接置区周围的电源导脚，其中，该芯片接置区内的接 地导脚尺寸大于该电源导脚尺寸，半导体芯片是通过多条焊线电性连 接至该电源导脚，并形成有一包覆该导线架、半导体芯片及焊线的封 装胶体，且外露该信号导脚、电源导脚及接地导脚的外端。
本发明的导线架式半导体装置另一较佳实施例包括 一导线架，
该导线架具有多个信号导脚及多个电源导脚，其中所述电源导脚共同 构成一芯片接置区，所述信号导脚则分布于该芯片接置区周围，且该
芯片接置区内的电源导脚尺寸大于该信号导脚尺寸；至少一半导体芯 片，接置于所述电源导脚的芯片接置区上；以及多条焊线，供该半导 体芯片电性连接至该信号导脚及电源导脚。该导线架复包括有分布于 该芯片接置区周围的接地导脚，其中，该芯片接置区内的电源导脚尺 寸大于该接地导脚尺寸，半导体芯片是通过多条焊线电性连接至该接 地导脚，并形成有一包覆该导线架、半导体芯片及焊线的封装胶体， 且外露该信号导脚、电源导脚及接地导脚的外端。
本发明复提供一种导线架，包括有多个接地导脚，所述接地导 脚共同构成一芯片接置区，以供接置半导体芯片；以及多个信号导脚， 分布于该芯片接置区周围，其中该芯片接置区内的接地导脚尺寸大于 该信号导脚尺寸。该导线架复包括有分布于该芯片接置区周围的电源 导脚，其中，该芯片接置区内的接地导脚尺寸大于该电源导脚尺寸。
本发明的导线架另一较佳实施例包括多个电源导脚，所述电源 导脚共同构成一芯片接置区，以供接置半导体芯片；以及多个信号导 脚，分布于该芯片接置区周围，其中该芯片接置区内的电源导脚尺寸 大于该信号导脚尺寸。该导线架复包括有分布于该芯片接置区周围的 接地导脚，其中，该芯片接置区内的电源导脚尺寸大于该接地导脚尺 寸。
本发明的导线架又一较佳实施例包括多个导脚，所述导脚共同
7构成一芯片接置区，以供接置半导体芯片；以及另有多个导脚，分布 于该芯片接置区周围，其中该芯片接置区内的导脚尺寸大于该芯片接 置区周围的导脚尺寸。该芯片接置区内的导脚可选择为接地导脚、或 为电源导脚、亦或为接地导脚与电源导脚的组合(该接地导脚与电源导 脚是相互分隔设置)，而该芯片接置区周围的导脚则为信号导脚。
再者，本发明复可于前述的导线架中，对于构成芯片接置区的接 地导脚及/或电源导脚中形成多个开孔，藉以增加半导体芯片与封装胶 体的接触面积，强化接着力，防止发生脱层问题；另外，复可将构成 芯片接置区的多个接地导脚及/或电源导脚相对低置于布设于该芯片接 置区周围的信号导脚，以縮短半导体芯片电性连接至该信号导脚的焊 线长度，藉以节省制造成本，避免发生焊线偏移(wire sweep)问题，同 时改善半导体芯片与导线架的电性连接质量。
因此，本发明的导线架式半导体装置及其导线架是提供一具有多 个信号导脚、接地导脚及电源导脚的导线架，并使多个接地导脚(或电 源导脚)共同构成一芯片接置区，且将其余的所述信号导脚及电源导脚 (或接地导脚)分布于该芯片接置区周围，藉以独立所述接地导脚与电源 导脚，以改善接地弹跳问题，强化电性功能，同时使该芯片接置区内 的接地导脚(或电源导脚)尺寸大于设于该芯片接置区周围的信号导脚 及电源导脚(或接地导脚)尺寸，以提供设于该芯片接置区上的半导体芯 片良好散热功能。
图1A及图1B为现有未设有芯片座的导线架式半导体封装件架的 平面及剖面示意图2为本发明的导线架第一实施例的平面示意图3A及图3B为本发明的导线架式半导体装置第一实施例的平面 及剖面示意图4为本发明的导线架第二实施例的平面示意图；以及
图5为本发明的导线架式半导体装置第三实施例的剖面示意图。
主要元件符号说明
11 信号导脚
812绝缘薄片
13半导体芯片
14黏着层
15焊线
16封装胶体
210芯片接置区
211接地导脚
212电源导脚
213信号导脚
30半导体芯片
32焊线
33绝缘胶带
34封装胶体
40开孔
50半导体芯片
511接地导脚
513信号导脚
52焊线
具体实施例方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术 人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。
请参阅图2，为本发明的导线架式平面示意图。
该导线架包括有多个接地导脚211，所述接地导脚211共同构成一 芯片接置区210;多个信号导脚213，分布于该芯片接置区210周围； 以及多个电源导脚212，分布于该芯片接置区210周围，且该芯片接置 区210内的接地导脚211尺寸大于该信号导脚213及电源导脚212尺 寸。
亦即使所述接地导脚211与电源导脚212相对独立设置，以改善 接地弹跳问题，强化电性功能，同时使该芯片接置区210内的接地导
9脚211尺寸大于设于该芯片接置区210周围的信号导脚213及电源导 脚212尺寸，进而提供后续设于该芯片接置区210上的半导体芯片良 好的散热功能。
另外，于另一实施例中，亦可将该导线架中的多个电源导脚共同 构成一芯片接置区，且将所述信号导脚及接地导脚设于该芯片接置区 周围，且该芯片接置区内的电源导脚尺寸大于该信号导脚及接地导脚 尺寸。另外，对应相同输入电压的电源导脚，可将所述电源导脚相互 连接。
再者，该导线架结构亦可设计为仅有构成芯片接置区的接地导脚 与设于该芯片接置区周围的信号导脚，或仅有构成芯片接置区的电源 导脚与设于该芯片接置区周围的信号导脚。
此外，该芯片接置区内的导脚除可选择为接地导脚或电源导脚外、 亦可选择为接地导脚与电源导脚的组合，并使该接地导脚与电源导脚 相互分隔设置，例如将接地导脚设于芯片接置区的一侧，同时将电源 导脚设于芯片接置区的另一侧，并在该芯片接置区周围布设信号导脚。
复请配合参阅图3A及图3B，为本发明的导线架式半导体装置的 平面及剖面示意图。
提供一如图2所示的导线架，其接地导脚211共同构成一芯片接 置区210，并于该芯片接置区210周围分布有多的信号导脚213及电源 导脚212，且该芯片接置区210内的接地导脚211尺寸大于该信号导脚 213及电源导脚212尺寸，接着将至少一半导体芯片30接置于所述接 地导脚211所构成的芯片接置区210;该半导体芯片30间隔一绝缘胶 带(tape)33而接置于该芯片接置区210上，以避免该半导体芯片30直 接接触导脚而发生短路问题。
接着利用焊线32将该半导体芯片30电性连接至建构该芯片接置 区210的接地导脚211内端以及布设于该芯片接置区210周围的信号 导脚213及电源导脚212的内端，之后再以封装胶体34包覆该半导体 芯片30、焊线32及所述接地导脚211、信号导脚213及电源导脚212， 并使所述接地导脚211、信号导脚213及电源导脚212的外端外露出该 封装胶体34。
请参阅图4，为本发明的导线架第二实施例的平面示意图，本实施
10例与前述实施例大致相同，主要差异在于可将构成该芯片接置区210
的接地导脚211(或电源导脚)中形成多个开孔40，藉以增加后续半导体 芯片与封装胶体的接触面积，强化接着力，防止发生脱层问题。
请参阅图5，为本发明的导线架式半导体装置第三实施例的剖面示 意图，本实施例与前述实施例大致相同，主要差异在于将构成芯片接 置区的多个接地导脚511(或电源导脚)相对低置于布设于该芯片接置区 周围的信号导脚513，以供将半导体芯片50接置于该接地导脚511的 芯片接置区上，并以焊线52电性连接至该接地导脚511及信号导脚 513，如此，将可明显縮短半导体芯片50电性连接至该信号导脚513 的焊线长度，不仅节省制造成本，且可避免于形成封装胶体时易受到 模流冲击而发生焊线偏移(wire sweep)问题，同时改善半导体芯片与导 线架的电性连接质量。
因此，本发明的导线架式半导体装置及其导线架是提供一具有多 个信号导脚、接地导脚及电源导脚的导线架，并使多个接地导脚(或电 源导脚)共同构成一芯片接置区，且将其余的所述信号导脚及电源导脚 (或接地导脚)分布于该芯片接置区周围，藉以独立所述接地导脚与电源 导脚，以改善接地弹跳问题，强化电性功能，同时使该芯片接置区内 的接地导脚(或电源导脚)尺寸大于设于该芯片接置区周围的信号导脚 及电源导脚(或接地导脚)尺寸，以提供设于该芯片接置区上的半导体芯 片良好散热功能。
上述实施例仅为例示性说明本发明的原理及其功效，而非用于限 制本发明。任何熟习该技术的人士均可在不违背本发明的精神与范畴 下，对上述实施例进行修饰与变化。因此，本发明的权利保护范围， 应以权利要求书的范围为依据。
权利要求
1、一种导线架式半导体装置，包括一导线架，该导线架具有多个信号导脚及多个接地导脚，其中所述接地导脚共同构成一芯片接置区，所述信号导脚则分布于该芯片接置区周围，且该芯片接置区内的接地导脚尺寸大于该信号导脚尺寸；至少一半导体芯片，接置于所述接地导脚的芯片接置区上；以及多条焊线，用以电性连接该半导体芯片至该信号导脚及接地导脚。
2、 根据权利要求1所述的导线架式半导体装置，其中，该导线架 复包括有分布于该芯片接置区周围的电源导脚。
3、 根据权利要求2所述的导线架式半导体装置，其中，该芯片接 置区内的接地导脚尺寸大于该电源导脚尺寸。
4、 根据权利要求2所述的导线架式半导体装置，其中，该半导体 芯片是通过多条焊线电性连接至该电源导脚。
5、 根据权利要求4所述的导线架式半导体装置，包括有一包覆该 导线架、半导体芯片及焊线的封装胶体，并外露该信号导脚、电源导 脚及接地导脚的外端。
6、 根据权利要求l所述的导线架式半导体装置，其中，该芯片接 置区的接地导脚形成有多个开孔。
7、 根据权利要求l所述的导线架式半导体装置，其中，该芯片接 置区的接地导脚相对低置于布设于该芯片接置区周围的信号导脚。
8、 根据权利要求1所述的导线架式半导体装置，其中，该半导体 芯片是间隔一绝缘胶带而接置于该芯片接置区。
9、 一种导线架式半导体装置，包括一导线架，该导线架具有多个信号导脚及多个电源导脚，其中所 述电源导脚共同构成一芯片接置区，所述信号导脚则分布于该芯片接 置区周围，且该芯片接置区内的电源导脚尺寸大于该信号导脚尺寸； 至少一半导体芯片，接置于所述电源导脚的芯片接置区上；以及 多条焊线，用以电性连接该半导体芯片至该信号导脚及电源导脚。
10、 根据权利要求9所述的导线架式半导体装置，其中，该导线架复包括有分布于该芯片接置区周围的接地导脚。
11、 根据权利要求io所述的导线架式半导体装置，其中，该芯片接置区内的电源导脚尺寸大于该接地导脚尺寸。
12、 根据权利要求10所述的导线架式半导体装置，其中，该半导 体芯片是通过多条焊线电性连接至该接地导脚。
13、 根据权利要求12所述的导线架式半导体装置，包括有一包覆 该导线架、半导体芯片及焊线的封装胶体，并外露该信号导脚、电源 导脚及接地导脚的外端。
14、 根据权利要求9所述的导线架式半导体装置，其中，该芯片 接置区的电源导脚形成有多个开孔。
15、 根据权利要求9所述的导线架式半导体装置，其中，该芯片 接置区的电源导脚相对低置于布设于该芯片接置区周围的信号导脚。
16、 根据权利要求9所述的导线架式半导体装置，其中，该半导 体芯片是间隔一绝缘胶带而接置于该芯片接置区。
17、 一种导线架，包括多个导脚，所述导脚共同构成一芯片接置区，以供接置半导体芯 片；以及另有多个导脚，分布于该芯片接置区周围，其中该芯片接置区的 导脚尺寸大于该芯片接置区周围的导脚尺寸。
18、 根据权利要求17所述的导线架，其中，该芯片接置区的导脚 为接地导脚。
19、 根据权利要求18所述的导线架，其中，该芯片接置区周围的 导脚为信号导脚。
20、 根据权利要求17所述的导线架，其中，该芯片接置区的导脚 为电源导脚。
21、 根据权利要求20所述的导线架，其中，该芯片接置区周围的导脚为信号导脚。
22、 根据权利要求17所述的导线架，其中，该芯片接置区的导脚 形成有多个开孔。
23、 根据权利要求17所述的导线架，其中，该芯片接置区的导脚相对低置于布设于该芯片接置区周围的导脚。
24、 一种导线架，包括多个电源导脚及多个接地导脚，所述电源导脚及接地导脚共同构 成一芯片接置区，以供接置半导体芯片；以及多个信号导脚，分布于该芯片接置区周围，其中该芯片接置区内 的电源导脚及接地导脚尺寸大于该信号导脚尺寸。
25、 根据权利要求24所述的导线架，其中，该芯片接置区的电源 导脚及接地导脚形成有多个开孔。
26、 根据权利要求24所述的导线架，其中，该芯片接置区的电源 导脚及接地导脚相对低置于布设于该芯片接置区周围的信号导脚。
27、 根据权利要求24所述的导线架，其中，该接地导脚设于芯片 接置区的一侧，该电源导脚设于芯片接置区的另一侧。
全文摘要
本发明公开了一种导线架式半导体装置及其导线架，是提供一具有多个信号导脚、接地导脚及电源导脚的导线架，并使多个接地导脚(或电源导脚)共同构成一芯片接置区，且将其余的所述信号导脚及电源导脚(或接地导脚)分布于该芯片接置区周围，藉以独立所述接地导脚或电源导脚，以改善接地弹跳问题，强化电性功能，同时使该芯片接置区内的接地导脚(或电源导脚)尺寸大于设于该芯片接置区周围的信号导脚及电源导脚(或接地导脚)尺寸，以提供设于该芯片接置区上的半导体芯片良好散热功能。
文档编号H01L25/00GK101488494SQ200810003070
公开日2009年7月22日 申请日期2008年1月18日 优先权日2008年1月18日
发明者赖雅怡, 邱淑枝 申请人:矽品精密工业股份有限公司