半导体结构及形成该半导体结构的方法

专利名称：半导体结构及形成该半导体结构的方法
技术领域：
本发明的实施例一般而言涉及金属氧化物半导体场效应晶体管(MOSFET),且更具体而言，涉及具有碳掺杂源极/漏极区的应变MOSFET 以及形成该MOSFET的方法。
背景技术：
场效应晶体管的沟道区内流过的电流与该沟道区内的载流子(例如，n 型场效应晶体管(n-FET)内的电子以及p型场效应晶体管(p-FET)内的空 穴)的迁移率成正比。沟道区上不同的应变会影响载流子迁移率，并因此影 响电流。例如，p-FET的沟道区上的压应力可以才是高空穴迁移率。相反，n-FET 的沟道区上的拉应力会提高电子迁移率。已知各种应力工程技术以对于 n-FET和p-FET沟道区施加期望的应力。例如，如通过引用的方式结合于此 的2005年4月26日授权的Murthy等的美国专利No. 6,885,084中所讨论， 通过用硅和锗的合金来形成源极/漏极区，则可以在p-FET的沟道中内产生 压应力(即，与电流方向平行的单轴压应变)，以及通过用硅和碳的合金来 形成源极/漏极区，则可以在n-FET的沟道区中产生拉应力(即，与电流方向平行的单轴拉应变)。形成拉应力源(tensile stressor)的源极/漏极区来增强n-FET性能的一 种方法为，用碳注入物使源极/漏极区非晶化，随后使该注入的非晶化的源极 /漏极区重结晶。为了最大化重结晶的硅碳源极/漏极区的应力效应，碳注入 必须深。不幸的是，由于存在同时将碳离子注入栅电极并损伤栅极介电层的 风险，深的碳注入受限制。因此，本领域中需要一种改善的n-FET结构，其 可以为沟道区提供优化的拉应力。发明内容鉴于前述讨论，在此披露了一种改进的n型金属氧化物半导体场效应晶 体管(n-FET)以及包含该n-FET的互补金属氧化物半导体(CMOS)器件的实施例。在此还披露了单独形成该n-FET以及形成包含该n-FET的CMOS 器件的两者的方法的实施例。具体而言，在n-FET形成工艺初期，执行碳注入工艺以在单晶硅层中沟 道区两侧上形成碳注入区。在该碳注入工艺中，多晶硅栅电极受氮化物帽保 护。在该碳注入工艺之后，除去该氮化物帽，并沉积n型掺杂剂用于形成深 的源极/漏极和源极/漏极扩展。在形成结以及快速热退火工艺之后，执行非 晶化注入工艺以使碳注入区全部重新非晶化。随后，使用激光退火工艺使毗 邻沟道的区域中的硅层重结晶以形成具有取代式的碳的硅碳合金，并由此形 成毗邻沟道的单轴拉应力源。该方法产生 一种n-FET结构，其中硅碳完全容纳在非晶化区域内且具有 无碳的栅电极。与现有技术的方法相反，在此所披露的该方法消除碳注入工 艺和非晶化注入工艺之间的相互影响，由此提供了更大的工艺灵活性。该方 法还可以与应力^己忆才支术(stress memorization technique， SMT )组合以寸呆"i正 优化的拉应力。此外，当形成CMOS器件时，初期碳注入工艺可以自然地 整合到p-FET的硅锗(即，eSiGe)源极/漏极区的早期外延生长工艺中。更具体而言，在此披露了一种诸如场效应晶体管的半导体结构的实施 例，该半导体结构包括单晶硅层(例如，体硅晶片、绝缘体上硅(SOI)晶 片的绝缘体上硅层等)、该单晶硅层内的沟道区、以及该沟道区上方的栅电 极。该半导体结构还包括对称地布置于该沟道区的每一侧上的三个注入区。 更具体而言，在该沟道区的每一侧上，半导体结构的单晶硅层包括包含非 晶化物质(例如，锗(Ge)、氙(Xe)、氩(Ar)、硅(Si)等)的第一注入 区；包含碳的第二注入区；以及包含n型掺杂剂(例如，磷(P )、砷(As ) 或锑(Sb))的第三注入区，其包括较深的源极/漏极(S/D)部和较浅的扩 展部。该第二注入区容纳在该第一注入区内，使得该第一注入区的边缘(即，第一边缘)位于该第二注入区的边缘(即，第二边缘)的外部，且进一步介 于该第二注入区的边缘和该沟道区之间。此外，碳存在于该第二注入区内，使得在采用退火工艺(例如，激光退火、闪光退火(flash anneal )、快速热 退火、炉内退火等)而重结晶时，硅碳合金形成于该第二注入区中。该硅碳 合金对于该沟道区施加预定应力(例如，拉应力)，由此优化n-FET内的载流子迁移率(即，电子迁移率)并因此优化电流。如上所述，该第三注入区可包括较深的S/D部和较浅的S/D扩展部。该 第三注入区的深部和浅部可以交叠该第一和第二注入区两者。例如，由于在S/D扩展注入工艺中使用的间隙壁的宽度，与该第 一注入区或者该第二注入 区相比，浅S/D扩展可以水平地延伸更靠近该沟道区。此外，由于S/D注入 深度以及S/D摻杂剂扩散，该第三注入区的深部可以垂直延伸到该第 一 注入 区和第二注入区之下。该半导体结构还可包括该沟道区上方的栅电极。该栅电极可掺杂有n型 掺杂剂。由于用于保护栅电极的顶面的氮化物帽层，在掺杂剂的注入过程中， 该栅电极基本上没有该掺杂剂。然而，由于该氮化物帽层被除去，在使用n 型掺杂剂注入该第三注入区之前，该栅电极中的该n型掺杂剂的剂量将不低 于该第三注入区的深S/D部中该n型掺杂剂的剂量。此外，如果在晶体管形 成工艺中用于形成栅电极的多晶硅层预掺杂有该n型摻杂剂，则该栅电极中 的该n型掺杂剂的剂量将大于该第三注入区的深S/D部中该n型掺杂剂的剂 量。该n型晶体管可以结合到互补金属氧化物半导体(CMOS)器件中，使 得其电学耦合到相邻p型金属氧化物半导体场效应晶体管(p-FET)。由于具有该n-FET,该p-FET结构可以4皮优化以优化其沟道区内的载流子迁移率 (即，空穴迁移率)。也就是说，为了保证优化应力(即，p-FET沟道区中 的压应力)，外延硅锗区域可以生长在邮匕邻该p-FET沟道区的较深凹陷内。 该p-FET沟道区可进一步置于两个p型#^杂剂(例如，硼(B ))注入区之间。 每个p型掺杂剂注入区(即，第四注入区)可包括较深的S/D部和较浅的 S/D扩展部两者，且可以交叠外延硅锗区域。例如，由于在eSiGe区域的凹 陷形成工艺中使用的以及在S/D扩展部注入工艺中使用的变化的间隙壁宽 度，每个第四注入区的浅S/D扩展部与eSiGe区域相比可水平地延伸更靠近 该沟道区。此外，由于该S/D注入深度以及S/D掺杂剂扩散，每个第四注入 区的深S/D部可垂直地延伸到eSiGe区域之下。还披露了形成上述半导体器件(例如，n-FET)以及包含其的互补金属 氧化物半导体(CMOS)器件的方法。形成该半导体器件的方法的实施例包括首先提供单晶硅层(例如，体硅 晶片、绝缘体上硅(SOI)晶片的绝缘体上硅层等)。随后，具有氮化物帽的栅极叠层(即，栅极介电层-栅电极层叠层，例如，栅极氧化物层-栅极多 晶硅层叠层)形成于该半导体的指定沟道区上方。一旦该栅极叠层形成，第一非晶化注入区、第二注入区和第三n型掺杂 剂注入区均形成于该指定沟道区两侧上的该单晶硅层中。第一注入区注入有非晶化物质(例如，锗(Ge)、氙(Xe)、氩(Ar)、硅(Si)等)，第二注入 区注入有碳，且第三注入区注入有n型掺杂剂(例如，磷(P)、砷(As)或 锑(Sb ))。在沟道的每一侧上，这些注入区形成，使得第二注入区容纳在该第一注 入区内并使得该第三注入区均交叠该第 一注入区和第二注入区两者。由于该 第二注入区容纳在该第 一注入区内，该第 一注入区的非晶化物质使该第 一注 入区和第二注入区两者均非晶化。如上所述形成第一、第二和第三注入区可 以通过例如下述步骤实现使用具有变化宽度的不同栅电极侧壁间隙壁来执 行多步骤注入工艺使得先形成该第二注入区，随后形成包括浅S/D扩展和深 S/D的该第三注入区，并最后形成该第一注入区。可选地，在这些注入区形成之后，应力层(例如，氮化物层)可以形成 (例如，沉积)于该单晶硅层以及该n-FET的栅电极上方。如上所述，沟道 区中的拉应变增大电子迁移率并减小空穴迁移率。因此，恰当选择的应变层 (例如，氮化物层)可以形成于n-FET上方。随后，在后续退火工艺中，该 应变层的应变将分别被"记忆"在源极/漏极区和栅极的硅和多晶硅中。通过 将拉应变引入源极/漏极区以及引入栅极，可在沟道区上形成类似的应变。接下来，执行退火工艺(例如，激光退火、闪光退火(flash anneal )、 快速热退火、炉内退火等)从而使非晶化的第一注入区重结晶，并因此同时 使整个第二注入区重结晶。在重结晶时，存在于第二注入区内的取代式的掺 杂剂形成硅碳合金，该硅碳合金对于沟道区施加预定应力(例如，拉应力) (即，沟道区的每一侧上的该第二注入区成为单轴拉应力源)。这些单轴拉 应力源提高n-FET沟道区内的载流子迁移率(即，电子迁移率)，并因此优 化电流。此外，如上所述，如果沉积有SMT层，则在该激光退火过程中， 该应变层的应变将被"记忆"在该沟道区任一侧上的该单晶硅层中以及该多 晶硅栅电极中，由此进一步提高n-FET沟道内的载流子迁移率。应注意，当碳被注入形成第二注入区时，氮化物帽防止该多晶硅栅电极 被注入碳。因此，该多晶硅栅电极保持没有碳。此外，可以在注入碳之后以及在注入n型掺杂剂之前除去该氮化物帽，使得该n型掺杂剂同时注入至该 多晶硅栅电极以及该多晶硅栅电极任一侧上的单晶硅层的第三注入区。此 外，由于在使用n型掺杂剂注入该第三注入区之前除去该氮化物帽，该多晶 硅栅电极内的该n型掺杂剂的剂量将不低于该第三注入区的深S/D部内该n 型掺杂剂的剂量。此外，当该多晶硅栅电极形成时，用于形成该电极的多晶 硅材料可以预掺杂有该n型掺杂剂，使得最终该多晶硅栅电极中的该n型掺 杂剂的剂量将大于该第三注入区的深S/D部中该n型掺杂剂的剂量。用于形成n-FET的上述方法实施例可以容易地结合到用于形成具有 n-FET以及同时形成的p-FET两者的互补金属氧化物半导体(CMOS)器件 的方法。为了形成该CMOS器件，多个栅电极被图案化并形成于n-FET和 p-FET的指定沟道区上方。形成于栅电极的侧壁上的氮化物间隙壁指示，对 于每个n-FET而言，该第二注入区相对于该多晶硅栅电极的位置，以及对于 每个p-FET而言，将由外延硅锗(eSiGe)填充的凹陷相对于该栅电极的位 置。随后，多步骤掩模工艺被用于将取代式掺杂剂注入该n-FET,并用于蚀 刻该凹陷以及外延生长用于p-FET的硅锗。p-FET在各种后续工艺步骤中也 可以被掩蔽以避免非晶化物质(例如，锗)和n型掺杂剂(例如，磷(P)、 砷(As)和锑(Sb))的注入。类似地，n-FET在各种后续工艺步骤中可以 被掩蔽以避免p型掺杂剂(例如，硼(B))的注入。结合下述描述及附图来考虑时，可以更好地理解和认识本发明实施例的 这些和其他方面。然而应该理解，下述描述尽管给出了本发明的优选实施例 及其许多具体细节，但是这些描述是说明性而非限制性的。可以在本发明的实施例的范围内进行许多改变和改进而不背离本发明的精神，且本发明的实 施例包括所有这些改进。


通过下述详细描述并参考附图，可以更好地理解本发明的实施例，附图中图1为示出本发明结构100和300的实施例的示意图； 图2为示出本发明方法的实施例的流程图； 图3为示出本发明方法的实施例的步骤602 - 634的流程图； 图4为示出本发明方法的实施例的步骤636 - 65 8的连续流程图；图5为示出本发明的部分完成的结构的示意图 图6为示出本发明的部分完成的结构的示意图 图7为示出本发明的部分完成的结构的示意8为示出本发明的部分完成的结构的示意图 图9为示出本发明的部分完成的结构的示意图 图IO为示出本发明的部分完成的结构的示意11为示出本发明的部分完成的结构的示意12为示出本发明的部分完成的结构的示意图 图13为示出本发明的部分完成的结构的示意图 图14为示出本发明的部分完成的结构的示意图 图15为示出本发明的部分完成的结构的示意图 图16为示出本发明的部分完成的结构的示意图 图17为示出本发明的部分完成的结构的示意图 图18为示出本发明的部分完成的结构的示意图 图19为示出本发明的部分完成的结构的示意图 图20为示出本发明的部分完成的结构的示意图 图21为示出本发明的部分完成的结构的示意图 图22为示出本发明的部分完成的结构的示意图以及具体实施方式
参考在附图中示出并在下述描述中详细说明的非限制性实施例，更全面 地解释本发明的实施例及其各种特征和优点细节。应注意，图中所使的特征 不一定按比例绘制。省略了对公知元件和工艺技术的描述，以免不必要地模 糊本发明的实施例。本文中使用的示例仅旨在促进对本发明实施例的实践方些示例不应视为限制本发明实施例的范围。如上所述，用于对于n-FET和p-FET沟道区施加期望应力的各种应力记 忆技术是公知的。例如，如在引用结合于此的2005年4月26日授权的Murthy 等的美国专利No. 6,885,084中所讨论的，通过使用硅和锗的合金来形成源极 /漏极区，则可以在p-FET的沟道区中产生压应力，以及通过使用硅和碳的 合金来形成源极/漏极区，则可以在n-FET的沟道区中产生拉应力。形成拉应力源的源极/漏极区来增强n-FET性能的一种方法为，使用碳 注入物使源极/漏极区非晶化，随后使该注入的非晶化的源极/漏极区重结晶。 为了最大化重结晶的硅碳源极/漏极区的应力效应，碳注入必须深。不幸的是， 由于存在同时将碳离子注入栅电极并损伤栅极介电层的风险，碳注入的深度 受限制。一种解决方案为在形成源极/漏极时在多晶硅栅电极上使用氮化物帽 层以防止碳原子注入。然而，由于是在靠近前端(front end of the line, FEOL) 工艺的端部执行非晶化工艺和碳注入工艺，因此氮化物帽层必须在结形成注 入和退火过程中始终保持在多晶硅栅电极上，从而避免在硅碳源极/漏极区的 重结晶之后任何高的热预算。将氮化物帽层保持就位使得难以正常地掺杂该 多晶硅栅极。因此，本领域中需要一种改善的n-FET结构，其可以为沟道区 提供优化的拉应力而不将碳离子注入栅电极并损伤栅极介电层。鉴于前述讨论，在此披露了一种改进的n型金属氧化物半导体场效应晶 体管(n-FET)以及结合该n-FET的互补金属氧化物半导体(CMOS)器件 的实施例。还纟皮露了单独形成该n-FET以及形成结合该n-FET的CMOS器 件的两者的方法的实施例。具体而言，在n-FET形成工艺初期，执行碳注入工艺以在单晶硅层中沟 道区两侧上形成碳注入区。在该碳注入工艺中，多晶硅栅电极受氮化物帽保 护。在该碳注入工艺之后，除去该氮化物帽，并沉积n型掺杂剂用于形成深 的源极/漏极和源极/漏极扩展。在形成结以及快速热退火工艺之后，执行非 晶化注入工艺以使碳注入区全部重新非晶化。随后，使用激光退火工艺使毗 邻沟道的区域中的硅层重结晶以形成具有取代式的碳的硅碳合金，并由此形 成田比邻沟道的单轴拉应力源。该方法产生 一种n-FET结构，其中硅碳完全容纳在非晶化区域内且具有 无碳的栅电极。与现有技术的方法相反，在此所披露的该方法消除碳注入工 艺和非晶化注入工艺之间的相互影响，由此提供了更大的工艺灵活性。该方 法还可以与应力记忆技术(SMT )组合以保证优化的拉应力。此外，当形成 CMOS器件时，初期碳注入工艺可以自然地整合到p-FET的硅锗(eSiGe ) 源极/漏极区的早期外延生长工艺中。更具体而言，参考图1，在此披露了半导体结构100 (例如，n型金属氧 化物半导体场效应晶体管(n-FET ))的实施例，该半导体结构100包括单晶 硅层11 (例如，体硅晶片、绝缘体上硅(SOI)晶片的绝缘体上硅层等)、单晶硅层11内的沟道区190、以及沟道区190上方的栅极叠层110 (即，栅极介电层12-栅电极层13叠层，例如，栅极氧化物层-栅极多晶硅层叠层)。 半导体结构IOO还包括对称地布置于沟道区190的每一侧上单晶硅层11 中的三个注入区125、 123、 147。具体而言，在沟道区l卯的每一侧上，该 半导体结构的单晶硅层ll包括包含非晶化物质(例如，锗(Ge)、氙(Xe)、 氩(Ar)、硅(Si)等)的第一注入区125;包含碳的第二注入区I23;以及 包含n型掺杂剂(例如，磷(P)、砷(As)或锑(Sb))的第三注入区l47， 其包括较深的源极/漏极(S/D)部137和较浅的S/D扩展部127。第二注入123区容纳在第一注入区125内，使得第一注入区125的边缘 (即，第一边缘)位于第二注入区123的边缘(即，第二边缘)的外部，且 进一步介于第二注入区123的边缘和沟道区190之间。此外，取代式的掺杂 剂存在于第二注入区123中，使得在通过激光退火而重结晶时，硅碳合金形 成于该第二注入区中。该硅碳合金对于沟道区190施加预定应力(例如，拉 应力)，由此优化n-FET 100内的载流子迁移率(即，电子迁移率)并因此 优化电流。如上所述，第三注入区147可包括较深的S/D部137和较浅的S/D扩展 部127。第三注入区147的深部137和浅部127可以交叠第一注入区125和 第二注入区123两者，S/D扩展部127更靠近沟道区190。例如，由于在S/D 扩展127注入工艺中使用的间隙壁的宽度，与第一注入区125或者第二注入 区123相比，浅S/D扩展127可以水平地延伸更靠近沟道区190。此外，由 于S/D注入深度以及S/D掺杂剂扩散，第三注入区147的深部137可以垂直 延伸到第一注入区125和第二注入区123之下。半导体结构IOO还可包括沟道区190上方的4册极叠层110 (即，栅极电 介质-栅电极叠层)。栅极叠层110的多晶硅栅电极13可掺杂有n型掺杂剂。 由于用于保护栅极叠层110 (以及特别是栅电极13)的顶面的氮化物帽层， 在碳的注入过程中，栅电极13没有碳。然而，由于该氮化物帽层被除去， 在使用n型掺杂剂注入包括深部137和浅部127的第三注入区147之前，栅 电极13中的n型掺杂剂的剂量将不低于第三注入区147的深S/D部137中 该n型掺杂剂的剂量。此外，如果在晶体管IOO形成工艺中用于形成栅电极 13的多晶硅层预掺杂有n型掺杂剂，则栅电极13中的该n型掺杂剂的剂量 将大于第三注入区147的深S/D部137中该n型掺杂剂的剂量。由于用于形成n-FET结构100的该方法，碳硅完全容纳在非晶化区域 125内且栅电极13基本上没有碳，与现有技术n-FET结构相比，碳掺杂剂 注入区123可以延伸更深入半导体11且对栅极氧化物层没有碳损伤。例如， 碳注入区123现在可以比多晶硅栅电极110的高度181的一半还要深(见深 度182)。完全非晶化且随后重结晶的该更深的碳掺杂剂注入区123，在沟道 区190上提供更大的拉应力以进一步优化电子迁移率。该n型晶体管100可以结合到互补金属氧化物半导体(CMOS )器件300 中，使得其电学耦合到相邻p型金属氧化物半导体场效应晶体管(p-FET) 200。如该n-FET 100， p-FET结构200可以被优化以优化沟道区290中的载 流子迁移率(即，空穴迁移率)。也就是说，为了保证优化应力(即，p-FET 沟道区中的压应力)，外延硅锗区域221可以生长在毗邻p-FET沟道区290 的较深凹陷内。p-FET沟道区290可进一步置于两个p型掺杂剂注入区247 之间。如该n-FET的n型掺杂剂注入区，每个p型掺杂剂(例如，硼(B)) 注入区247 (即，第四注入区)可包括较深的S/D部237和较浅的S/D扩展 部227,该较浅的S/D扩展部227更靠近沟道区290。该p型掺杂剂注入区 247可以交叠外延硅锗区域221。例如，由于在eSiGe区域的凹陷形成工艺 中使用的以及在S/D扩展部注入工艺中使用的变化的间隙壁宽度，每个第四 注入区247的浅S/D扩展部227与eSiGe区域221相比可水平地延伸更靠近 沟道区290。此外，由于S/D注入深度以及S/D掺杂剂扩散，每个第四注入 区247的深S/D部237可垂直地延伸到eSiGe区域221之下。还披露了形成上述半导体器件100 (例如，n-FET)以及结合其的互补 金属氧化物半导体(CMOS)器件300的方法。参考图2,形成半导体器件100的方法的实施例包括首先提供单晶硅层 (例如，体硅晶片、绝缘体上硅(SOI)晶片的绝缘体上硅层等)(502 )。随 后，具有氮化物帽的栅极叠层(即，栅极介电层-栅电极层叠层，例如，栅 极氧化物层-栅极多晶硅层叠层)形成于单晶硅层的指定沟道区上方(504 )。一旦在步骤504该栅极叠层形成，第一非晶化注入区、第二注入区和第 三n型掺杂剂注入区均形成于该指定沟道区两侧上的单晶硅层中(506 )。第 一注入区注入有非晶化物质(例如，锗(Ge)、氛(Xe)、氩(Ar)、硅(Si) 等)，第二注入区注入有碳，且第三注入区注入有n型掺杂剂(例如，磷(P)、 砷(As )或锑(Sb ))。在沟道的每一侧上，这些注入区形成，使得第二注入区容纳在该第一注 入区内(508 )并使得该第三注入区交叠该第一注入区和第二注入区两者(509 )。由于该第二注入区容纳在该第一注入区内，该第一注入区内的非晶 化物质使该第一注入区和第二注入区两者均非晶化。如上所述，形成第一、 第二和第三注入区可以通过例如下述步骤实现使用具有变化宽度的不同栅 电极侧壁间隙壁来执行多步骤注入工艺，其中先形成该第二注入区，随后形 成包括浅S/D扩展和深S/D的该第三注入区，并最后形成该第一注入区(507 )。可选地，在步骤506形成这些注入区之后，应力层(例如，氮化物层) 可以形成(例如，沉积)于该沟道区任一侧上的该单晶硅层上方以及该n-FET 的栅电极上方(512)。如上所述，沟道区中的拉应变增加电子迁移率并减小 空穴迁移率。因此，恰当选"^的应变层(例如，氮化物层)可以形成于n-FET 上方。随后，在后续退火工艺中(例如，在步骤514，如下所述)，该应变层 的应变将分别被"记忆"在源极/漏极区和栅极的硅和多晶硅中。通过将拉应 变引入源极/漏极区以及引入栅极，可对于沟道区施加类似的应变。接下来，执行退火工艺(例如，激光退火、闪光退火、快速热退火、炉 内退火等)从而使非晶化的第一注入区重结晶，并因此同时使整个第二注入 区重结晶(514)。在重结晶时，存在于第二注入区内的碳形成硅碳合金，该 硅碳合金在对于沟道区施加预定应力(例如，拉应力)(即，沟道区的每一 侧上的该第二注入区成为单轴拉应力源)。这些单轴拉应力源提高n-FET沟 道区内的载流子迁移率(即，电子迁移率)，并因此优化电流。此外，如上 所述，如果在步骤512沉积SMT应变层，则在该激光退火过程中，SMT应 变层的应变将被"记忆"在该沟道区任一侧上的该单晶硅层中以及该多晶硅 栅电极中，由此进一 步提高n-FET沟道区内的载流子迁移率。应注意，当在步骤506碳被注入第二注入区时，氮化物帽防止该栅极叠 层的多晶硅栅电极层被注入掺杂剂。因此，该多晶硅栅电极保持没有碳。此 外，可以在注入碳之后以及在注入n型4参杂剂之前除去该氮化物帽，使得该 n型掺杂剂同时注入至该栅极叠层的多晶硅栅电极层以及该栅极叠层任一侧 上的单晶硅层的第三注入区(510)。此外，由于在使用n型掺杂剂注入该第 三注入区之前，在步骤510除去该氮化物帽，该多晶硅栅电极中的n型掺杂 剂的剂量将不低于该第三注入区的深S/D部中该n型掺杂剂的剂量。此外，当该栅极叠层形成时，用于形成该栅电极层的多晶硅材料可以预掺杂有该n 型掺杂剂(505 )，使得最终该多晶硅栅电极中的该n型掺杂剂的剂量将大于 该第三注入区的深S/D部中该n型掺杂剂的剂量。用于形成n-FET的上述方法实施例可以容易地结合到用于形成具有 n-FET以及同时形成的p-FET的互补金属氧化物半导体(CMOS)器件的方 法。为了形成该CMOS器件，多个栅电极被图案化并形成于n-FET和p-FET 两者的指定沟道区上方。形成于栅极叠层的侧壁上的氮化物间隙壁，对于每 个n-FET而言，指示该第二注入区相对于该多晶硅栅电极的位置，以及对于 每个p-FET而言，指示将由外延硅锗(eSiGe)填充的凹陷相对于该栅电极 的位置。随后，多步骤掩模工艺被用于将取代式掺杂剂注入该n-FET，并用 于蚀刻该凹陷以及外延生长p-FET的硅锗。p-FET在各种后续工艺步骤中也 可以被掩蔽以避免非晶化掺杂剂(例如，锗)和n型掺杂剂(例如，磷(P)、 砷(As)和锑(Sb))的注入。类似地，n-FET在各种后续工艺步骤中可以 被掩蔽以避免p型掺杂剂(例如，硼(B))的注入。更具体而言，图3和4示出一示例性方法实施例，其将用于形成图l的 n-FET 100的图2所讨论的上述工艺技术与p-FET 200工艺技术整合。在该示例性方法实施例中，提供单晶硅层ll (例如，体硅晶片、绝缘体 上硅(SOI)晶片的绝缘体上硅层等)(602，见图5)。随后，使用常规工艺 技术，在单晶硅层11中形成(例如，图案化、蚀刻和用电介质填充)浅沟 槽隔离结构(STI) 15,以在单晶硅层ll中隔离出用于每个器件(例如，每 个n-FET 100和每个p-FET 200 )的区域。接着，在单晶硅层11和STI 15上方沉积栅极介电层(例如，薄栅极氧 化物层)12 ( 606，见图5)。随后，沉积栅极多晶硅层13 ( 608，见图5)。可选地，可以使用常规工艺技术(例如，沉积和光刻图案化光敏抗蚀剂 层14 )来掩蔽p-FET区域，且可以使用n型掺杂剂(例如，磷(P )、砷(As ) 或锑(Sb))预掺杂该n-FET区域中的栅极多晶硅层13的暴露部分(610， 见图5)。随后，除去掩模14并执行氧化工艺，从而在栅极多晶硅层13上形成薄 氧化物层16。在执行该氧化工艺之后，氮化物帽层17可以沉积在薄氧化物 层16上(612，见图6)。在步骤612形成氮化物帽层17之后，可以使用常规工艺技术来形成每个FET 100、 200的栅极叠层110、 210(614，见图7)。例如，可以沉积和 光刻图案化光敏抗蚀剂层。随后，可以执行选择性反应离子蚀刻(R正)工 艺以蚀刻穿透氮化物层17、氧化物层16、栅极多晶硅层13和栅极氧化物层 12以形成栅极叠层110、210，其中氮化物帽117、217分别位于n-FET和p-FET 100、 200的指定沟道区190、 290上方。在步骤614形成4册极叠层110、 210之后，可以4;U亍另一氧化工艺以在 露出的多晶硅层11以及栅极叠层110、 210的露出的多晶硅侧壁上形成薄氧 化物层18(616，见图8)。接着，可以使用常规工艺技术在n-FET上方沉积 和掩蔽氮化物层19 (618-620)。随后，p-FET上方的氮化物层19可以被定 向地蚀刻(例如，使用反应离子蚀刻(RIE)工艺)，从而在栅极叠层210侧 壁上形成氮化物间隙壁219并从未被掩模保护的氧化物层18的顶面除去氮 化物层19的该部分(622，见图9 )。随后除去氮化物侧壁间隙壁219和STI 15之间的露出的氧化物层18 (例如，选择性蚀刻)。在氮化物侧壁间隙壁219和STI 15之间的多晶硅层11的该部分露出之 后，执行另一定向蚀刻工艺以在与p-FET200的沟道区290相邻的单晶硅层 11中形成凹陷220。 一旦凹陷220形成，例如通过外延生长工艺使用硅锗填 充这些凹陷(624，见图10-11)。因此，硅锗区域221形成于p-FET200的 沟道区290的两侧上。如上所述，利用S/D区域中的外延硅锗(eSiGe)对 于p-FET沟道区施加单轴压应力，由此可以在p-FET沟道区290中获得优化 载流子迁移率(即，空穴迁移率)。在步骤624形成p-FET 200的eSiGe区域221之后，可以使用掩模222 覆盖(例如，使用常规工艺技术)p-FET200使得n-FET100露出(626,见 图12)。接着，定向蚀刻(例如，使用反应离子蚀刻(RIE)工艺)n-FET上方 的氮化物层19，从而在n-FET栅极叠层110的侧壁上形成氮化物间隙壁119 (628，见图12)。这些间隙壁119的预定宽度将决定碳注入区123 (例如， 在n-FET结构100的上述讨论中称为第二注入区的碳掺杂剂注入区)相对于 栅极叠层110和沟道区l卯的位置。 一旦氮化物间隙壁119形成，碳被注入 间隙壁119任一侧上的单晶硅层11中(630，见图12)。具体地选择碳，使 得当毗邻栅极叠层110的单晶硅层11随后被非晶化且随后通过碳而重结晶 时，其将对于沟道区190施加拉应力。在步骤630形成碳注入区123 (即，第二注入区)之后，除去p-FET200 上方的掩模222,并从栅极叠层IIO、 210除去(例如，使用热磷酸)氮化物 侧壁间隙壁119、 219 (632，见图13)。因此p-FET栅极叠层210、 n-FET栅 极叠层llO上以及n-FET和p-FET的单晶硅层11上方的氧化物层18的剩余 部分被露出(见图13)。接着，(例如，通过低温氧化物(LTO)沉积)形成薄的共形氧化物层 且随后(例如，使用反应离子蚀刻(RIE)工艺)定向蚀刻该共形氧化物层， 以形成与n-FET栅极叠层IIO侧壁相邻的氧化物S/D扩展间隙壁128，形成 与p-FET栅极叠层210侧壁相邻的氧化物S/D扩展间隙壁228，并从表面50 除去所有氧化物材料(636，见图14)。 S/D扩展注入间隙壁128、 228的宽 度可被预定以设定S/D扩展和相应栅极叠层110、 210之间的距离，且具体 地可以窄于在将碳注入第二注入区123时^f吏用的氮化物间隙壁119 ( 637 )。 因此，多步骤掩模注入工艺可以用于形成n-FET 100的n型掺杂浅S/D扩展 127以及p-FET200的p型掺杂浅S/D扩展227 ( 638,见图15)。随后，(例如，通过低温氧化物(LTO)沉积)可以沉积薄的共形氧化 物衬垫38 ( 640)。氧化物衬垫38的厚度应使得，栅极叠层任一侧上的氧化 物衬垫和S/D扩展注入间隙壁的组合宽度也小于在将碳注入第二注入区123 时使用的氮化物间隙壁119的宽度(641 )。在沉积氧化物衬垫之后，沉积一附加氮化物层，该附加氮化物层(例如， 使用反应离子蚀刻(R正)工艺)被定向地蚀刻以形成分别毗邻栅极叠层110、 210的氮化物深S/D注入间隙壁148、 248 (642)。这些深S/D注入间隙壁 148、 248的宽度可以被预定以设定随后注入的深S/D 137、 237和栅极叠层 110、 210之间的距离。具体而言，对于n-FET和p-FET,对册极叠层110、 210 任一侧上的深S/D注入间隙壁、氧化物衬垫以及S/D扩展注入间隙壁的组合 宽度应大于第二注入区123中注入取代式的掺杂剂(例如，碳)时使用的氮 化物间隙壁119的宽度，且应大于在形成eSiGe区域121时使用的氮化物间 隙壁219的宽度(643,见图17)。接着，可使用多步骤掩模注入工艺来形成n-FET 100的n型掺杂S/D 137 和p-FET 200的p型掺杂S/D 237 ( 644，见图18 )。在深S/D 137、 237形成之后，可以执行快速热退火工艺以激活和扩散 掺杂剂(646，见图19)，由此在n-FET中形成n型掺杂注入区147 (即，结合图1的n-FET结构100在上文中讨论的第三注入区)并在pFET中形成p 型掺杂注入区247 (即，结合图1的CMOS器件300内的p-FET结构200 在上文中讨"i仑的第四注入区)。随后选#^生除去氮化物深S/D注入间隙壁148、 248，由此露出氧化物 共形层38 ( 648 )。随后，使用常规工艺技术，在该p-FET上方形成掩模223 (648-649,见图20)。接着，将非晶化物质(例如,锗(Ge )、氙(Xe )、 氩(Ar)、硅(Si)等)注入至单晶硅层ll，以形成非晶化注入区(即， 结合图1的n-FET结构100在上文中讨论的第一注入区125 ) ( 650,见图21 )。 与注入至区域123的碳相比，该非晶化物质可以被更深地注入至单晶硅层 11。此外，如在步骤641所讨论，栅极叠层110任一侧上的氧化物衬垫38 和S/D扩展注入间隙壁128的组合宽度也小于在将碳注入第二注入区123时 使用的氮化物间隙壁119的宽度。因此，第二注入区123完全容纳在第一注 入区125内，使得第一注入区125的边缘(即，第一边缘)位于第二注入区 123的边缘(即，第二边缘)的外部，且进一步介于第二注入区123的边缘 和沟道区190之间。因此，硅层11的整个碳注入区123在步骤650被非晶 化(651 )。可选地，在非晶化注入步骤650完成后，可以(例如，通过〗氐温氧化物 沉积)沉积附加的薄氧化物衬垫(652 )。可选地也可以沉积应力记忆技术 (SMT )层58 (例如，氮化物层)。该SMT层58随后被光刻图案化并蚀刻 (例如，使用反应离子蚀刻(RIE )工艺)，使得SMT层58保留在整个n-FET 上方，而仅氮化物栅极介电侧壁间隙壁258保留在p-FET上(654，见图22 )。 如上所述，n-FET 100的沟道区190中的拉应变将增大电子迁移率并减小空 穴迁移率。在随后的重结晶退火(见下述步骤656 )之后，形成于n-FET上 方的恰当选择的应变层58将其应变分别施加到源极/漏极区和栅极叠层的硅 和多晶硅。通过将拉应变引入源极/漏极区以及引入n-FET的栅极，可在沟 道区上施加类似的应变。在步骤654形成可选的SMT层58之后，执行激光退火工艺以使非晶化 的第一注入区125重结晶，且因此同时4吏整个第二注入区123重结晶(656 )。 在重结晶时，存在于第二注入区123内的碳形成硅碳合金，该硅碳合金对于 沟道区190施加期望的力(例如，拉应力)(即，沟道区190每一侧上的第 二注入区123成为单轴拉应力源)。这些单轴拉应力源提高n-FET沟道区190内的载流子迁移率(即，电子迁移率)，并因此优化电流。此外，如上所述，如果形成SMT应变层58，则在该激光退火过程中，该SMT应变层的应变 将被"记忆，'在该重结晶区域中(即，第一和第二注入区123、 125内)以 及栅极叠层110的多晶硅层13中，由此进一步提高n-FET沟道区190内的载流子迁移率。在该激光退火步骤656之后，可以执行常规的中段(MOL)和后端 (BEOL)CMOS工艺(例如，沉积电介质、形成接触等)从而完成CMOS 结构300。因此，上文披露了一种改进的n型金属氧化物半导体场效应晶体管 (n-FET)以及结合该n-FET的互补金属氧化物半导体(CMOS)器件的实 施例。还纟皮露了单独形成该n-FET以及形成结合该n-FET的CMOS器件的 两者的方法的实施例。具体而言，在n-FET形成工艺初期，执行碳注入工艺 以在单晶硅层中沟道区两侧上形成碳注入区。在该碳注入工艺中，栅极叠层 的多晶硅栅电极层受氮化物帽保护。在该碳注入工艺之后，除去该氮化物帽， 并沉积n型掺杂剂用于形成深的源极/漏极和源极/漏极扩展。在形成结以及 快速热退火工艺之后，执行非晶化注入工艺以使碳注入区全部重新非晶化。 随后，使用退火工艺(例如，激光退火、闪光退火(flash anneal)、快速热 退火、炉内退火等)使毗邻沟道的区域内的硅层重结晶以形成具有取代式的 碳的硅碳合金，并由此形成毗邻沟道的单轴拉应力源。再次参考图1，所披露的方法实施例形成n-FET结构100，其中碳硅S/D 区域123完全容纳在非晶化区域125内且栅电极13没有碳。将碳掺杂剂完 全容纳在非晶化区125内，这确保了在重结晶之后所有的碳是取代式的，且 因此使施加到n-FET沟道区l卯的拉应力最大化。由于在碳注入工艺过程中 栅极叠层110被氮化物覆盖，因此碳进入栅极叠层110并使4册极多晶硅13 的电导率退化和/或损伤栅极氧化物12的风险基本上被消除。因此，碳注入 区123可以形成得更深。例如，碳注入区123现在可以比4册极叠层110的高 度181的一半还要深(见深度182)。完全非晶化且随后重结晶的该更深的碳 注入，在n-FET沟道区190上提供更大的拉应力以进一步优化电子迁移率。 此外，由于在n型掺杂剂工艺过程中栅极叠层110未被覆盖，多晶硅栅电极 13中的n型掺杂剂剂量至少可以与深源极/漏极区137中的n型掺杂剂剂量 一样大。对具体实施例的前述描述全面地揭露本发明的 一般本质，使得其他人通 过应用现有知识可以容易地对于各种应用改进与/或修改这些具体实施例，而 不背离该一般概念，且因此，这些修改和改进应该且旨在于所披露的实施例 的等同物的含义及范围内被理解。应理解，在此使用的措辞与用语是说明性 而非限制性的。因此，本领域技术人员将理解，可以在权利要求的精神和范 围内进行改进来实施例本发明的实施例。
权利要求
1.一种半导体结构，包括单晶硅层；所述单晶硅层中的沟道区；在所述单晶硅层中毗邻所述沟道区的第一注入区，其中所述第一注入区包括非晶化物质；以及所述单晶硅层中位于所述第一注入区内的包含碳的第二注入区，使得所述第一注入区的第一边缘位于所述第二注入区的第二边缘的外部并介于所述第二边缘和所述沟道区之间，其中所述碳存在于所述第二注入区中，使得所述第二注入区对于所述沟道区施加预定应力。
2. 如权利要求1所述的半导体结构，其中所述非晶化物质包括锗、氙、 氩和;圭的至少一种。
3. 如权利要求1所述的半导体结构，还包括所述沟道区上方的栅电极， 其中所述栅电极没有碳。
4. 如权利要求1所述的半导体结构，其中所述预定应力包括拉应力。
5. 如权利要求1所述的半导体结构，还包括所述沟道区上方的栅极叠 层，其中所述第二注入区的深度至少为所述栅极叠层的高度的一半。
6. 如权利要求1所述的半导体结构，还包括交叠所述第二注入区的第 三注入区，其中所述第三注入区包括n型掺杂剂。
7. 如权利要求6所述的半导体结构，还包括所述沟道区上方的栅电极， 其中所述栅电极包括所述n型掺杂剂，且其中所述栅电极中所述n型掺杂剂 的剂量至少与所述第三注入区的深源极/漏极部分中所述n型掺杂剂的剂量 一样大。
8. —种半导体结构，包括 单晶硅层；n型晶体管，包括所述单晶硅层中的第一沟道区；在所述单晶硅层中毗邻所述第一沟道区的第 一注入区，其中所述第 一注入区包括非晶化物质；以及所述单晶硅层中位于所述第一注入区内的包含碳的第二注入区，使 得所述第一注入区的第一边缘位于所述第二注入区的第二边缘的外部并介 于所述第二边缘和所述第一沟道区之间，其中所述碳存在于所述第二注入区中，使得所述第二注入区对于所 述第一沟道区施加预定应力；以及毗邻所述n型晶体管的p型晶体管。
9. 如权利要求8所述的半导体结构，其中所述非晶化物质包括锗、氙、 氩和^眭的至少一种。
10. 如权利要求8所述的半导体结构，还包括所述第一沟道区上方的栅 电极，其中所述栅电极基本上没有碳。
11. 如权利要求8所述的半导体结构，还包括所述第一沟道区上方的栅 极叠层，其中所述第二注入区的深度至少为所述栅极叠层的高度的一半。
12. 如权利要求8所述的半导体结构，还包括交叠所述第二注入区的第 三注入区，其中所述第三注入区包括n型掺杂剂。
13. 如权利要求12所述的半导体结构，还包括所述第一沟道区上方的 栅电极，其中所述栅电极包括所述n型掺杂剂，且其中所述栅电极内所述n 型掺杂剂的剂量至少与所述第三注入区的深源极/漏极部分中所述n型掺杂 剂的剂量一样大。
14. 如权利要求8所述的半导体结构，其中所述p型晶体管包括所述单 晶硅层中的第二沟道区；以及毗邻所述第二沟道区的外延生长区。
15. 如权利要求14所述的半导体结构，其中所述外延生长区包括硅锗 且对于所述p型晶体管的所述第二沟道区施加压应力。
16. 如权利要求15所述的半导体结构，其中所述p型晶体管还包括所 述单晶硅层中的第四注入区，所述第四注入区交叠所述外延生长区并包括p 型掺杂剂。
17. —种形成半导体结构的方法，所述方法包括 提供单晶硅层；在毗邻沟道区的所述单晶硅层中形成第一注入区和第二注入区，使得所 述第二注入区容纳在所述第一注入区内，使得所述第二注入区注入有碳，并 使得所述第 一注入区注入有非晶化物质，所述非晶化物质使所述第 一注入区 和所述第二注入区均非晶化；以及执行退火工艺以使所述第 一注入区和所述第二注入区重结晶， 其中存在于所述第二注入区中的所述碳，致使在重结晶时所述第二注入 区对于所述沟道区施加预定应力。
18. 如权利要求17所述的方法，其中形成所述第一注入区和所述第二 注入区包4舌在所述沟道区上方形成栅极叠层； 形成毗邻所述栅极叠层的第一间隙壁；以及 将所述碳注入所述单晶硅层以形成所述第二注入区。
19. 如权利要求18所述的方法，其中形成所述第一注入区和所述第二 注入区还包括，在所述第二注入区形成之后除去所述第一间隙壁； 在所述栅极叠层上形成第二间隙壁；以及注入所述非晶化物质以形成所述第一注入区，其中所述第二间隙壁形成 为窄于所述第一间隙壁，使得所述第一注入区的第一边缘位于所述第二注入区的第二边缘的外 部并介于所述第二边缘和所述沟道区之间，以及使得注入所述非晶化物质完全非晶化所述第二注入区。
20. 如权利要求17所述的方法，其中注入所述非晶化物质包括注入锗、 氙、氩和硅的至少一种。
21. 如权利要求17所述的方法，其中执行所述退火包括执行激光退火、 闪光退火、快速热退火和炉内退火的至少一种。
22. 如权利要求17所述的方法，其中所述预定应力包括拉应力。
23. 如权利要求18所述的方法，其中形成所述栅极叠层包括形成栅 极介电层；在所述栅极介电层上形成栅极多晶硅层；以及在所述栅极多晶硅 层上形成氮化物帽，使得在注入所述碳时，所述栅极多晶硅层受到保护且保 持没有所述碳，且使得所述第二注入区的深度至少为所述栅极叠层的高度的 一半。
24. 如权利要求23所述的方法，还包括在注入所述碳之后，除去所述 氮化物帽，并将n型掺杂剂注入所述栅极多晶硅层和注入所述栅极多晶硅层， 从而形成交叠所述第二注入区的第三注入区。
25. 如权利要求24所述的方法，还包括用所述n型掺杂剂预掺杂所述栅极多晶硅层，使得在注入所述n型掺杂剂之后，所述栅极多晶硅层中所述 n型掺杂剂的剂量大于所述第三注入区内所述n型掺杂剂的剂量。
26. 如权利要求18所述的方法，还包括，在执行所述退火之前，在所 述单晶硅层和所述栅极叠层上方形成应力记忆层。
27. —种形成半导体结构的方法，所述方法包括 提供单晶硅层；在所述单晶硅层中形成n型晶体管，其中形成所述n型晶体管包括 在毗邻沟道区的所述单晶硅层中形成第 一注入区和第二注入区， 使得所述第二注入区容纳在所述第一注入区内， 使得所述第二注入区注入有碳，以及使得所述第一注入区注入有非晶化物质，所述非晶化物质非晶 化所述第一注入区和所述第二注入区两者；以及执行退火工艺以使所述第一注入区和所述第二注入区重结晶，其中存在于所述第二注入区中的所述碳，致使在重结晶时所述 第二注入区对于所述沟道区施加拉应力；以及在毗邻所述n型晶体管的所述单晶硅层中形成p型晶体管。
28. 如权利要求27所述的方法，其中所述非晶化物质包括锗、氙、氩 和硅的至少一种。
29. 如权利要求27所述的方法，其中执行所述退火包括执行激光退火、 闪光退火、快速热退火和炉内退火的至少一种。
30. 如权利要求27所述的方法，其中形成所述n型晶体管还包括 在提供所述单晶硅层之后，在所述沟道区上方形成具有氮化物帽的栅极叠层，使得在形成所述第二注入区时，所述栅极叠层受到保护且保持没有所述碳。
31. 如权利要求30所述的方法，其中形成所述第二注入区包括注入所 述碳，使得所述第二注入区的深度至少为所述栅极叠层的高度的一半。
32. 如权利要求30所述的方法，其中形成所述n型晶体管还包括 在形成所述第二注入区之后，从栅极叠层除去所述氮化物帽并将n型掺杂剂注入所述栅极叠层中以及所述单晶硅层中，以在所述单晶硅层中形成交 叠所述第二注入区的第三注入区。
33. 如权利要求32所述的方法，其中形成所述n型晶体管还包括使用所述n型掺杂剂预掺杂所述栅极叠层的栅极多晶硅层，使得在注入所述n型掺杂剂之后，所述栅极多晶硅层中所述n型掺杂剂的剂量大于所述 第三注入区内所述n型掺杂剂的剂量。
34. 如权利要求30所述的方法，还包括，在执行所述退火之前，在所 述单晶硅层和所述栅极叠层上方形成应力记忆层。
35. 如权利要求27所述的方法，其中形成所述p型晶体管包括 除去毗邻第二沟道区的所述单晶硅层的 一部分； 外延生长毗邻所述第二沟道区的硅锗膜；以及将p型掺杂剂注入所述硅锗膜。
全文摘要
本发明公开了一种半导体结构及其形成方法，其中碳硅S/D区域完全容纳在非晶化区域内且栅电极没有碳。将碳完全容纳在非晶化区内，这确保了在重结晶之后所有的碳是取代式的，且因此使施加到沟道区上的拉应力最大化。在碳注入过程中栅极叠层被覆盖，因此碳进入栅极叠层并使栅极多晶硅的电导率退化与/或损伤栅极氧化物的风险基本上被消除。因此，碳注入区可以形成得更深。完全非晶化且随后重结晶的更深的S/D碳注入，在n-FET沟道区上提供更大的拉应力以进一步优化电子迁移率。此外，在n型掺杂剂工艺过程中栅极叠层未被覆盖，因此栅电极内的n型掺杂剂剂量至少可以与S/D区域内的n型掺杂剂剂量一样大。
文档编号H01L29/08GK101241929SQ20081000544
公开日2008年8月13日 申请日期2008年2月4日 优先权日2007年2月8日
发明者克恩·里姆, 刘孝诚, 大西克典, 施里什·纳拉西姆哈 申请人:国际商业机器公司