专利名称：基于soi衬底的共平面波导及其制作方法
技术领域：
本发明属于集成电路器件制造领域，尤其涉及一种基于绝缘衬底硅(SOI)
衬底的共平面波导及其制作方法。
背景技术：
在互补型金属氧化物半导体(CMOS)射频集成电路(RFIC)中，微波传 输线是不可或缺的组成部分，它的主要用途是以最小的损耗传输电磁能量。此 外，微波传输线还用于构成谐振电路、滤波器等微波元器件。
共平面波导是射频集成电路中最常用的传输线之一，影响共平面波导损耗 的因子有导体损耗、介质损耗、辐射损耗。其中主要是导体损耗和介质损耗。 导体损耗主要由金属导体本身的电阻、高频下的趋肤效应和邻近效应引起。趋 肤效应在高频下不可避免，其强弱由材料和频率决定；邻近效应是由于金属线 圈相互靠近，电f兹干扰引起电流在导体截面不均匀流动导致导线电阻的增加， 可以通过增加地线与信号线之间的距离加以改善。但上述距离与共平面波导特 征阻抗密切相关，且增加距离不利于提高集成度，目前主要通过减小介质损耗 来降低共平面波导的传输损耗。解决方法包括在低阻硅上覆盖低介电常数材 料，如聚酰亚胺膜；釆用高阻衬底，如高阻硅或多孔硅衬底；采用地屏蔽技术 等。
CMOS工艺一般都釆用掺杂较高的硅衬底，在射频电路工作时能量损失较 多，所以，在这样的衬底上难以形成高品质的无源器件。并且高频下通过低阻 硅衬底的串扰较严重，难以集成高性能的电路，如射频电路、模拟电路、数字 电路等。为了克服硅CMOS射频工艺中固有的缺点，人们正寻找硅CMOS技术 的替代技术，如SiGe、 SiC、 SOI等技术，其中SOI技术以其独特的材料结构克 服体硅材料的不足，能减小寄生电容，加快速度，降低功耗，减小串扰，是最 有希望的硅CMOS替代技术。因此设计基于SOI衬底的低损耗共平面波导显得非常必要。
发明内容
本发明所解决的技术问题在于提供一种等效介电常数较小的基于SOI村底
的共平面波导及其制作方法，以降低共平面波导的介质衰减常数，改善传输特 性。
为了解决上述技术问题，本发明提供一种基于SOI村底的共平面波导，所 述共平面波导包括SOI衬底，形成在SOI衬底上的二氧化硅层，以及形成在二
氧化硅层上且交替排列的地线和信号线，其中，相邻地线和信号线之间的间隔 带上开设有沿地线和信号线走向的腐蚀孔带，且腐蚀孔带的下方形成条形凹槽。 进一步地，所述共平面波导包括两条地线和一条信号线，开设于该两条地
线和一条信号线之间形成两个条形凹槽，所述凹槽开设的深度为暴露出SOI衬
底表层硅下方的隐埋氧化层，所述凹槽的槽壁与二氧化硅层的夹角为0。~90。。 本发明的另一方案是提供一种基于SOI衬底的共平面波导的制作方法，所
述方法包括下列步骤
提供一 SOI衬底，所述SOI衬底表层硅下方具有隐埋氧化层；
在所述SOI衬底上沉积一层二氧化硅，在二氧化硅层上形成一金属层，通
过光刻、刻蚀去除部分金属，形成一条信号线和两条地线，且所述信号线夹在
两条地线之间；
在所述信号线与地线之间间隔带的二氧化硅层上通过光刻、刻蚀形成两条 腐蚀孔带，所述腐蚀孔均匀排列在间隔带上，暴露出SOI衬底表层硅；
通过腐蚀孔，将所述的间隔带下方的SOI衬底表层^^腐蚀掉，形成条形凹槽。
进一步地，所述的SOI衬底采用注氧隔离、硅片4建合或智能剥离等技术制备。
进一步地，用腐蚀工艺，通过腐蚀孔将所述的间隔带下方的SOI衬底表层
硅腐蚀掉。
进一步地，采用等离子增强化学气相沉积工艺沉积所述二氧化硅层。
本发明的基于SOI衬底的共平面波导可在不增加共平面波导尺寸和不引起其它损耗增加的前提下，降低介质的有效介电常数，从而减小介质损耗。与现
有的基于SOI衬底的共平面波导相比，本发明的共平面波导去除了电磁场集中
分布的信号线与地线之间的下方的衬底表层硅，使该空腔介电常数接近l,减小 了有效介电常数Q，降低了介质损耗，从而可有效提高传输特性。
通过以下实施例并结合其附图的描述，可以进一步理解其发明的目的、具
体结构特征和优点。其中，附图为
图1为本发明的基于SOI衬底的共平面波导的横截面结构示意图。
图2为本发明的基于SOI衬底的共平面波导的纵剖面结构示意图。
图3为本发明的基于SOI衬底的共平面波导的结构俯^f见图。
图4为本发明的基于SOI衬底的共平面波导的制作方法流程图。
图5为完成图4中步骤S10后的共平面波导结构剖^L图。
图6为完成图4中步骤S20后的共平面波导结构剖视图。
图7为完成图4中步骤S30后的共平面波导结构剖视图。
具体实施例方式
以下将对本发明的基于SOI衬底的共平面波导及其制作方法作进一步的详
细描述。
本发明的基于SOI衬底的共平面波导a于SOI技术设计的，图1、图2 是该共平面波导的横截面及纵剖面结构示意图，分别对应垂直于波导以及平行 于波导的方向。参见图1、图2,并结合参照图3所示的结构俯视图，本发明的 基于SOI衬底的共平面波导包括SOI衬底10，形成在SOI村底10上的二氧化 硅层20，以及形成在二氧化硅层20上的地线31 (G)和信号线32 (S),其中， 图2未画出地线/信号线。
具体地，该SOI衬底10可采用注氧隔离技术、硅片键合或智能剥离等技术 制备。
与现有的共平面波导不同的是，本发明的共平面波导在相邻地线31和信号 线32之间的间隔带上开设数个腐蚀孔40，这些腐蚀孔40构成沿地线31和信号线32走向的腐蚀孔带，并且在腐蚀孔带的下方形成条形凹槽50。
在本发明的优选实施例中，该共平面波导包括两条地线31和一条信号线32, 均采用金属(例如铝)制成。在两条地线31和一条信号线32之间形成两个条 形凹槽50，所述凹槽50开设的深度为暴露出SOI衬底表层硅12下方的隐埋氧 化层11，所述凹槽50的槽壁51与二氧化硅钝化层20的夹角范围为0°~90。。
参见图4，配合参照图5至图7，本发明的基于SOI村底的共平面波导釆用 如下方法制成
首先，执行步骤SIO，提供一SOI衬底IO，采用等离子增强化学气相沉积 工艺在衬底10上沉积二氧化硅层20，并在二氧化硅层20上形成一金属层30。 完成步骤S10后的共平面波导结构如图5所示。
接着，执行步骤S20,通过光刻、刻蚀去除部分金属30，形成信号线32和 地线31。完成步骤S20后的共平面波导结构如图6所示。
然后，执行步骤S30,在信号线32与地线31之间间隔带的二氧化硅层20 上通过光刻、刻蚀形成lt个腐蚀孔40,形成沿地线31和信号线32走向的腐蚀 孔带，暴露出S0I衬底表层硅12。完成步骤S30后的共平面波导结构如图7所 示。
最后，执行步骤S40,用腐蚀工艺通过腐蚀孔40,将间隔带下方的SOI衬 底表层硅12腐蚀掉，形成条形凹槽50。所述条形凹槽50的腐蚀深度为暴露出 隐埋氧化层11。条形凹槽50的槽壁51与二氧化硅层20的夹角由于腐蚀工艺和 村底情况的不同分为以下几种情况
实施例一、用KOH等腐蚀液对表层硅晶向指数为(100)的SOI进行湿法腐 蚀，由于溶液对{100}硅的腐蚀速率比{111}硅的腐蚀快得多，在腐蚀时间足够长 的情况下，条形凹槽50的槽壁51晶向指数为{111}，条形凹槽50的槽壁51与 二氧化硅层20的夹角为54.7°;
实施例二、用KOH等腐蚀液对表层硅晶向指数为{100}的SOI进行湿法腐 蚀，若表层硅厚度很小或腐蚀时间不够长，条形凹槽50的槽壁51没有到达{111} 晶面，条形凹槽50的槽壁51与二氧化硅层20的夹角小于54.7°;
实施例三、用KOH等腐蚀液对表层硅为任意晶向指数的SOI进行湿法腐 蚀，条形凹槽50的槽壁51与二氧化硅层20的夹角为不确定角度的锐角；实施例四、通过Cl2等气体进行反应离子刻蚀，可以得到接近垂直的刻蚀轮
廓，条形凹槽50的槽壁51与二氧化硅层20的夹角接近90。。
因此，条形凹槽50的槽壁51与二氧化硅层20的夹角在0。至90。之间。完
成上述各步骤后，即得到图l所示的本发明的共平面波导。
下面结合共平面波导的传输原理来说明本发明的技术效果。 集成电路中的传输线是有损耗的。及,、￡,、 C,和G,分别为传输线单位长度的
分布电阻、分布电感、分布电容和分布电导。在高频时，这些参数会呈现出对
能量或信号传输的影响。沿线入射波电压和电流的振幅和相位将按指数规律
e，衰减。其中y为传播常数
<formula>formula see original document page 7</formula> (式l) 用于描述导行波沿着导行系统传播过程中的衰减和相位变化。其中实部a称为衰 减常数，表示单位长度行波振幅的变化；虚部y5称为相移常数，表示单位长度行 波相位的变化。
对于孩i波传输线(A , G, ):
<formula>formula see original document page 7</formula>
z^为传输线的特性阻抗
<formula>formula see original document page 7</formula>
(式3)
可见传输线的衰減常数取决于导线本身的电阻损^<和导线间的介质损耗。 共面波导的损耗主要来源于介质损耗和导体损耗，其衰减常数a可以表示为
a = ,e+"c。n,其中c^为介质的衰减常数，a咖为导体的衰减常数。
介质损耗是电场通过介质时，由于介质分子交替极化和晶格来回碰撞而产 生的热损耗。它主要体现在分布电容上。如果共平面波导全部处于相对介电常 数为^的介质中，其分布电容C,比以空气为介质时增加^倍。但通常共平面波导 上传输的信号一部分在介电常数为^的介质中，另一部分在空气中。相当于处 于一种混合介质中，需引入等效介电常数^和介质填充因子《来修正<formula>formula see original document page 8</formula>(式4)
<formula>formula see original document page 8</formula>(式5)
则共平面波导介质衰减常数&。为:
<formula>formula see original document page 8</formula>(式6)
式中，义。为自由空间波长，^为介质介电常数，,W为损耗角正切，^为等 效介电常数。
由于电^f兹场主要分布在地线和信号线下方的介质层中，因此在计算等效介 电常数时主要考虑该区域介质的相对介电常数。忽略二氧化硅钝化层，由式4 可知，本发明的基于SOI的共平面波导的^al，而现有的共平面波导的&, 7。 由此可见，本发明的基于SOI的共平面波导的等效介电常数远小于现有的共平 面波导的等效介电常数，可以使共平面波导介质衰减常数&,得以降低，从而使 传输特性得到改善。
权利要求
1、一种基于绝缘衬底硅(SOI)衬底的共平面波导，所述共平面波导包括SOI衬底，形成在SOI衬底上的二氧化硅层，以及形成在二氧化硅层上且交替排列的地线和信号线，其特征在于相邻地线和信号线之间的间隔带上开设有沿地线和信号线走向的腐蚀孔带，且腐蚀孔带的下方形成条形凹槽。
2、 如权利要求1所述的共平面波导，其特征在于所述共平面波导包括两 条地线和一条信号线，在该两条地线和一条信号线之间形成两个条形凹槽。
3、 如权利要求1所述的共平面波导，其特征在于所述SOI村底表层硅下 方具有隐埋氧化层，所述凹槽开设的深度为暴露出隐埋氧化层。
4、 如权利要求1所述的共平面波导，其特征在于所述凹槽的槽壁与二氧 化硅层的夹角为0°~90°。
5、 一种基于SOI衬底的共平面波导的制作方法，其特征在于，所述方法包 括下列步骤提供一 SOI衬底，所述SOI衬底表层硅下方具有隐埋氧化层；在所述SOI衬底上沉积一层二氧化硅，在二氧化硅层上形成一金属层，通过光刻、刻蚀去除部分金属，形成一条信号线和两条地线，且所述信号线夹在两条地线之间；在所述信号线与地线之间间隔带的二氧化硅层上通过光刻、刻蚀形成两条 腐蚀孔带，所述腐蚀孔均匀排列在间隔带上，暴露出SOI衬底表层硅；通过腐蚀孔，将所述的间隔带下方的SOI衬底表层硅腐蚀掉，形成条形凹槽。
6、 如权利要求5所述的制作方法，其特征在于，所述的SOI衬底采用注氧 隔离技术、硅片键合或智能剥离技术制备。
7、 如权利要求5所述的制作方法，其特征在于采用等离子增强化学气相 沉积工艺沉积所述二氧化硅层。
8、 如权利要求5所述的制作方法，其特征在于用腐蚀工艺，通过腐蚀孔 将所述的间隔带下方的SOI村底表层硅腐蚀掉。
9、 如权利要求5所述的制作方法，其特征在于所述条形凹槽的腐蚀深度 为暴露出隐埋氧化层。
全文摘要
本发明提供了一种基于SOI衬底的共平面波导及其制作方法。所述共平面波导包括SOI衬底，形成在SOI衬底上的二氧化硅层，以及形成在二氧化硅层上且间隔排列的地线和信号线，其中，相邻地线和信号线之间的间隔带上开设有沿地线和信号线走向的腐蚀孔带，且腐蚀孔带的下方形成条形凹槽。本发明还相应给出了上述基于SOI衬底的共平面波导的制作方法。采用本发明的基于SOI衬底的共平面波导可在不增加共平面波导尺寸和不引起其它损耗增加的前提下，降低介质的有效介电常数，从而减小介质损耗，提高传输特性。
文档编号H01L27/12GK101281989SQ20081003691
公开日2008年10月8日 申请日期2008年4月30日 优先权日2008年4月30日
发明者曦 李, 温秀芝, 勇 王, 石艳玲, 陈寿面 申请人:华东师范大学;上海集成电路研发中心有限公司