专利名称：屏蔽栅极沟槽技术中对蚀刻深度的测定的制作方法
技术领域：
本发明涉及半导体装置，特别涉及半导体装置制造过程对蚀刻深度的控制。
背景技术：
M0SFET (金属氧化物半导体场效应晶体管)装置在电子方面有很多的应 用，包括在无线电频率/微波放大器中的应用。在这些应用中，栅极漏极反馈 电容必须减少到最小，以使得无线电频率的倍率最大化，并使得信号失真最 小化。在一种硅功率MOSFET (金属氧化物半导体场效应晶体管)中，基于适 当的栅极偏压，栅极电极提供接通和断开控制。用于减少DM0S (双扩散金属氧化物半导体)装置的栅极漏极电容Cgd的 传统技术仍然面临的技术限制和困难。特别地，沟槽型的DMOS装置配置有沟 槽漏极，其中栅极和漏极间的大电容Cgd限制了装置开关转换的速度。电容 是主要由沟槽型栅极底部和漏极之间的耦合电场产生。为了减少栅极漏极电 容， 一种改良的屏蔽栅极沟槽(SGT)被引入沟槽栅极底部，以屏蔽沟槽栅极 和漏极。美国专利5,126,807和5,998,833阐述了具有屏蔽栅极沟槽(SGT)的 M0SFET可以作为一种可行的解决方案，用于具有SGT功能的高速转换应用， 如同作为沟槽较低区域的移动式栅极或固定源极电压。然而，上述参考文献 也提出了一个挑战，即控制移动式栅极的深度，以避免MOSFET故障。蚀刻深 度的控制尤其重要，例如，背部蚀刻多晶硅趋向栅极沟槽中部时，由于这不 是一个终止点，该控制十分重要。由于特征尺寸连续縮小，移动式栅极蚀刻 控制开始成为更具挑战和重要的任务了 。用于控制蚀刻深度的通常工艺技术，此处所提到的是时间控制，包括蚀 刻持续时间控制。在这项技术中，蚀刻速率的测定和蚀刻深度的计算是由实 时蚀刻程序控制的，并且蚀刻速率随着蚀刻持续时间而曾加。很不幸，多晶 硅的蚀刻速率极高地依赖于诸多因素，其中包括，例如，多晶硅颗粒尺寸， 掺杂质，沟槽的尺寸和所有负载影响。因而，多晶硅的蚀刻速率难以测定。发明内容本发明涉及一种测定蚀刻深度的方法，其特征在于，包含以下步骤 步骤1:在具有沟槽的底层的一部分上形成一个材料层，通过这一方法在所述的沟槽内填充该材料；步骤2:在材料层的测试区域上放置涂层，所述的涂层不覆盖所述的沟 步骤3:同方向地蚀刻所述的材料层；步骤4:基于涂层的一部分下面材料的蚀刻特性，测定沟槽内材料的蚀 刻深度DT。所述的蚀刻特性是涂层下面的测试区域的横向底切的数量，所述的步骤 4进一步包括步骤4.1:测量横向底切DL的数值；步骤4. 2:从底切数值DL测定沟槽中材料被蚀刻长度的深度。所述的涂层包括矩形形状。所述的涂层包括圆形形状。所述的涂层包括具有尖端的区域，所述的尖端具有尖角e。所述的测试区域上面的涂层包括徽章形状。所述的测试区域上面的涂层包括三角形或者刺形。所述的测量横向底切DL数值的步骤包括测量测试区域长度AL的变化；从长度AL的变化中，测定横向底切DL的数值。所述的一种测定蚀刻深度的方法，进一步包括步骤5:在接近测试区域 处形成标识标尺，采用所述的标识标尺可更容易地测量测试区域长度AL的改 变。所述的从长度AL的改变测定横向底切DL的数值的步骤，包括DL近似 取值为^ AZxtan6>/2 。所述的涂层由透明材料制成。所述的透明材料包括透明氧化物材料。所述的材料层包含多晶硅层。本发明涉及一种形成屏蔽栅极沟槽(SGT)结构的方法，其特征在于，包 含如下步骤步骤l:将多晶硅填充在沟槽内，在所述的沟槽上形成多晶硅膜； 步骤2:在多晶硅的一部分上放置涂层； 步骤3:同方向蚀刻多晶硅；步骤4:基于涂层下多晶硅区域的蚀刻特性，测定沟槽内多晶硅的蚀刻深度o所述的蚀刻特性为涂层下测试区域的横向底切的数值，所述的步骤4进 一步包括测量横向底切DL的数值；从底切DL的数值来测定沟槽内多晶硅蚀刻长度的深度。所述的涂层包括一个具有三角形尖角e的区域。 所述的测量横向底切DL的数值的步骤，进一步包括 测量测试区域长度AL的改变； 从长度AL的改变来测定横向底切DL的数值。所述的一种形成屏蔽栅极沟槽(SGT)结构的方法，进一步包括步骤5:在接近测试区域处放置标识标尺，采用所述的标识标尺可更容易地测量测试区域长度AL的改变。所述的从长度AL的改变测定横向底切DL的数值的步骤，包括DL近似取值为D丄》 AIxtan6>/2 。本发明涉及一种半导体装置晶圆包括测试结构，其特征在于，所述的测 试结构进一步包括材料层，所述的材料层包括一个三角形测试区域，所述的测试区域至少 位于半导体晶圆表层的一部分上；标尺，所述的标尺标识在接近于测试区域的半导体晶圆表面上；所述的标尺标识易于测量测试区域长度的改变。所述的一种半导体装置晶圆，进一步包括位于一部分材料层上的透明氧 化物材料。所述的三角形测试区域包括一个具有尖角^的区域。 所述的材料层包括多晶硅材料。所述的一种半导体装置晶圆，进一步包括在底层上形成的沟槽，所述的 材料层至少填充沟槽的一部分。
图1A-1E是根据本发明的，在沟槽的较低部位制造SGT移动式栅极的各处 理步骤的截面视图。图1F是根据本发明的， 一个用于测定蚀刻深度的测试结构和标尺的俯视2是根据本发明的，在制造过程的中间阶段，具有测试结构和标尺的半 导体晶圆的俯视图。
具体实施方式
虽然下列详细资料的描述包括很多用于举例说明的具体细节，本领域的 普通技术人员将承认下列细节的各种变种和变更都位于本发明的范围之中。 因此，本发明以下所描述的具体实施方式
并不丧失一般性，而且并不限制本 发明。图1A-1E是根据本发明的，在沟槽的较低部位制造SGT移动式栅极的各处理步骤的截面视图。如图1所示， 一个沟槽104被蚀刻在一个半导体层102上， 如硅层，通过各向异性蚀刻技术，例如利用沟槽涂层面具的活性离子蚀刻(没 有显示)。沟槽104在大约0. 3微米到1微米宽度之间，并且深度在大约1到 3微米之间。如图1B所示，采用热氧化技术，在材料上以及沟槽104内部的 材料上形成电绝缘层106，如硅氧化物膜。在图1C中，在底层上形成材料层108。材料108填充在沟槽104中。举 例来说，材料108可以是沉积的多晶硅，如，利用低压化学气相沉积(LPCVD) 技术。材料层108的一部分上放置有涂层110。涂层110可由一层材料组成， 例如多晶硅或者其他抗蚀剂，其曝露在光，辐射和带电粒子下会被激发。当 被激发时， 一部分抗蚀剂可能对蚀刻材料层108的过程有抗蚀力。涂层110 最好不覆盖沟槽104。形成涂层110的材料层可以包括最接近沟槽104的区 域，如图ID所示。材料层108上的测试区域109位于涂层110的下面。涂层 110可以由透明材料组成，以易于测量涂层下的测试区域109的长度。 除了用光致抗蚀剂或者其他抗蚀剂来制成软涂层，透明介电层，如硅氧化物 材料可以沉积覆盖在材料108上，然后与软涂层共同构成硬涂层。在沟槽104内部，材料层108在相同方向上背面蚀刻至一预定深度Dt， 以形成一个如图1E所示的屏蔽栅极电极114。随着沟槽104中的材料108被 垂直蚀刻至深度Dt，图层110下面的多晶硅被底切了一个总量为Dl的深度。 在本发明的实施例中，深度dt能通过监测横向底切深度dl来测定。该横向底 切深度DL与沟槽深度DT的关系可根据函数F (Dl)来确定 Dt=F (Dl) (1) 一旦得到Dl的数据以及Dt和Dl的关系，沟槽的深度dt就能够被确定。Dt和 DL的关系函数F (Dl)可根据实验确定。例如，进行实验，用材料108填充不 同已知深度的沟槽。当蚀刻深度DT到达每条沟槽的底部时，横向底切深度Dl 可被测量。函数F (Dl)可由深度DL的测量值和己知沟槽的深度来确定。标识标尺112是由在涂层110下的材料108的一部分形成的，用来帮助 测量测试区域109的长度L。举例来说，标识标尺112包含一系列间隔充分规 则的平行特征物113，如锯齿形或者三角形。如该结构的俯视1F所示， 标尺由标尺涂层下面同样被底切蚀刻的材料108形成，但是标尺涂层113的 侧面区域保持相同。可选择地，标尺沿着沟槽形成，同时该沟槽通过整合标 尺到沟槽涂层上来形成。在这种情况下，因为标尺已经蚀刻进入底层，并且 没有受到后来的多晶硅蚀刻影响，涂层110只覆盖测试结构区域109。在蚀刻 过程中标尺112有助于连续合适地测量材料层108的一部分109的长度，该 区域109位于涂层110的下面。直接读取读数dl有困难，而且如果读数dl太小会受误差影响。为了使 底切的读数dl稍微方便地被测量，涂层110包含了有特征的尖锐三角^靠近 标尺112。举例来说，并且不失一般性，如图1F所示，涂层110有一个尖的 形状或包含一个尖的形状，该尖的形状部分的长度为Lq，并位于标尺112旁。 可选择地，涂层110或者其中的一部分有一个圆形，徽章形或者刺形，例如三角形。实线指出了涂层110的形状。虚线指出在蚀刻材料108—段时间后的测试区域109的形状。由于横向底切影响刺形涂层110下面的测试区域109的侧面，测试区域109的长度会改变。如果尖角^充分尖锐，有一个相对数值小的底切深度Dl，剌形区域下面的材料层108长度的改变将会容易测量并具有意义。横向底切Dl的数值通过下列公式近似推算 Z)丄《 AZxtan6>/2AL是蚀刻后涂层110的刺形区域下面的测试区域109的长度变化的测量值， 并且^是刺形的尖角。如果尖角充分小，小数值的横向底切dl中会导致测试 区域109中相对大和容易测量的长度变化AL，该长度变化AL在标尺标记113 的帮助下能容易准确的读出。刺形结构和标记标尺在半导体晶圆中的使用是在半导体制造过程中的一 个中间步骤，并且更适合构成在测试区域内作为测试结构来检验装置制造过 程中的临界尺寸(CD)。图2是俯视图，图解了一个具有刺形结构109的晶圆 202和一个临界尺寸测试区域中的标识标尺112。刺形测试结构109包含一个 材料层，该材料层设置在半导体晶圆202表面的至少一个区域，该圆片和涂 层110组成图案，涂层110具有刺形结构的测试区域，该测试区域位于材料 层一区域之上。标尺112临近测试区域为了便于测量测试区域长度的L。刺 形结构109的形成过程与沟槽底部屏蔽电极的形成过程一样，除了向测试结 构所做的额外的涂层处理过程。带有刺形结构109的晶圆202和标识标尺112 被用于作为半导体装置制造过程的一个中间步骤，其中，晶圆202上形成的 沟槽结构的蚀刻深度必须控制合适。涂层110在最后深蚀刻过程中剥落，或 者在使用的涂层是硬涂层时仍然保留。在任何情况下，更可取的是涂层110 顶部排列有一个特殊T型的标尺，从而掩膜顶部能被鉴定，即使是在掩膜被 移除的情况下。本发明的实施例提供了一种采用简单直接方法的，更精确的对蚀刻深度 的实时测定。刺形结构结合标识标尺同样提供了一个工具，用于检验多晶硅 深蚀刻过程中的控制精度。
权利要求
1、一种测定蚀刻深度的方法，其特征在于，包含以下步骤步骤1在具有沟槽的底层的一部分上形成一个材料层，通过这一方法在所述的沟槽内填充该材料；步骤2在材料层的测试区域上放置涂层，所述的涂层不覆盖所述的沟槽；步骤3同方向地蚀刻所述的材料层；步骤4基于涂层的一部分下面材料的蚀刻特性，测定沟槽内材料的蚀刻深度DT。
2、 如权利要求1所述的一种测定蚀刻深度的方法，其特征在于，所述的蚀刻 特性是涂层下面的测试区域的横向底切的数量，所述的步骤4进一步包括步骤4. 1:测量横向底切DL的数值；步骤4. 2:从底切数值DL测定沟槽中材料被蚀刻长度的深度。
3、 如权利要求2所述的一种测定蚀刻深度的方法，其特征在于，所述的涂层包括矩形形状。
4、 如权利要求2所述的一种测定蚀刻深度的方法，其特征在于，所述的涂层包括圆形形状。
5、 如权利要求2所述的一种测定蚀刻深度的方法，其特征在于，所述的涂层 包括具有尖端的区域，所述的尖端具有尖角e。
6、 如权利要求5所述的一种测定蚀刻深度的方法，其特征在于，所述的测试 区域上面的涂层包括徽章形状。
7、 如权利要求5所述的一种测定蚀刻深度的方法，其特征在于，所述的测试 区域上面的涂层包括三角形或者刺形。
8、 如权利要求5所述的一种测定蚀刻深度的方法，其特征在于，所述的测量 横向底切DL数值的步骤包括 测量测试区域长度AL的变化； 从长度AL的变化中，测定横向底切DL的数值。
9、 如权利要求8所述的一种测定蚀刻深度的方法，其特征在于，进一步包括步骤5:在接近测试区域处形成标识标尺，采用所述的标识标尺可更容易地 测量测试区域长度AL的改变。
10、 如权利要求8所述的一种测定蚀刻深度的方法，其特征在于，所述的从长度AL的改变测定横向底切DL的数值的步骤，包括DL近似取值为 A ^AZxtan6V2 。
11、 如权利要求2所述的一种测定蚀刻深度的方法，其特征在于，所述的涂层由透明材料制成。
12、 如权利要求ll所述的一种测定蚀刻深度的方法，其特征在于，所述的透明材料包括透明氧化物材料。
13、 如权利要求2所述的一种测定蚀刻深度的方法，其特征在于，所述的材 料层包含多晶硅层。
14、 一种形成屏蔽栅极沟槽(SGT)结构的方法，其特征在于，包含如下步骤 步骤l:将多晶硅填充在沟槽内，在所述的沟槽上形成多晶硅膜； 步骤2:在多晶硅的一部分上放置涂层；步骤3:同方向蚀刻多晶硅；步骤4:基于涂层下多晶硅区域的蚀刻特性，测定沟槽内多晶硅的蚀刻 深度。
15、 如权利要求14所述的一种形成屏蔽栅极沟槽(SGT)结构的方法，其特 征在于，所述的蚀刻特性为涂层下测试区域的横向底切的数值，所述的步骤 4进一步包括测量横向底切dl的数值；从底切Dl的数值来测定沟槽内多晶硅蚀刻长度的深度。
16、 如权利要求15所述的一种形成屏蔽栅极沟槽(SGT)结构的方法，其特 征在于，所述的涂层包括一个具有三角形尖角0的区域。
17、 如权利要求16所述的一种形成屏蔽栅极沟槽(SGT)结构的方法，其特 征在于，所述的测量横向底切dl的数值的步骤，进一步包括测量测试区域长度al的改变；从长度al的改变来测定横向底切dl的数值。
18、 如权利要求17所述的一种形成屏蔽栅极沟槽(SGT)结构的方法，其特征在于，进一步包括步骤5:在接近测试区域处放置标识标尺，采用所述的标识标尺可更容 易地测量测试区域长度al的改变。
19、 如权利要求17所述的一种形成屏蔽栅极沟槽(SGT)结构的方法，其特 征在于，所述的从长度AL的改变测定横向底切dl的数值的步骤，包括Dl 近似取值为<formula>formula see original document page 3</formula>
20、 一种半导体装置晶圆包括测试结构，其特征在于，所述的测试结构进一步包括材料层，所述的材料层包括一个三角形测试区域，所述的测试区域至少 位于半导体晶圆表层的一部分上；标尺，所述的标尺标识在接近于测试区域的半导体晶圆表面上； 所述的标尺标识易于测量测试区域长度的改变。
21、 如权利要求20所述的一种半导体装置晶圆，其特征在于，进一步包括位 于一部分材料层上的透明氧化物材料。
22、 如权利要求20所述的一种半导体装置晶圆，其特征在于，所述的三角形 测试区域包括一个具有尖角0的区域。
23、 如权利要求20所述的一种半导体装置晶圆，其特征在于，所述的材料层包括多晶硅材料。
24、如权利要求20所述的一种半导体装置晶圆，其特征在于，进一步包括在 底层上形成的沟槽，所述的材料层至少填充沟槽的一部分。
全文摘要
本发明公开了一种测定蚀刻深度的方法，一种形成屏蔽栅极沟槽(SGT)结构的方法以及一种半导体装置晶圆。在具有沟槽的底层的一部分上形成材料层。用材料填充所述的沟槽。在材料层测试区域之上设有抗蚀性涂层。所述的抗蚀性涂层不覆盖所述的沟槽。所述的材料层被同方向地蚀刻。从涂层下材料的蚀刻特性来测定蚀刻深度。上述方法可应用于形成SGT结构。晶圆包括材料层，所述的材料层至少设置在半导体晶圆表面的一部分上；抗蚀性涂层，所述的抗蚀性涂层包括一个设置在材料层一部分上的三角形测试区域；标尺，所述的标尺标识在接近于测试区域的底层表面上。
文档编号H01L21/66GK101271855SQ200810086658
公开日2008年9月24日 申请日期2008年3月21日 优先权日2007年3月23日
发明者安荷·叭剌, 李铁生, 楼盈盈, 宇 王 申请人:万国半导体股份有限公司