专利名称：半导体器件硬掩模图案及其形成方法
技术领域：
本发明涉及一种半导体器件硬掩模图案及其形成方法，更具体地涉及 当实施用于限定多个接触孔以矩阵形状布置的蚀刻工艺时可使用的半导 体器件硬^^模图案及其形成方法。
背景技术：
在半导体衬底中形成多个半导体元件例如晶体管，并且形成金属线以
电连接半导体元件。半导体衬底的金属线和结区(例如，晶体管的源极或 漏极区域)通过接触塞电连接。
在动态随M取存储器(DRAM)器件的情况下，在半导体衬底中形成 晶体管和存储节点接触塞。在形成接触塞之前，在层间电介质中限定接触 孔。DRAM器件基于晶体管和电容器的布置进行分类。在4F4 DRAM器 件中，存储节点接触塞在单元区域中以矩阵的形状布置。在晶体管形成之 后，形成层间电介质，在单元区域中的层间电^h质中限定多个接触孔并且 所述接触孔以矩阵的形状布置。随着半导体器件集成度的提高，在4F4 DRAM器件中的接触孔的布置具有比啄光设备的分辨率极限更小的间 距。因此，当形成光刻胶图案用于限定其中将限定接触孔的区域时，必须 对光刻胶层实施两次光刻过程。结果，增加了加工成本。此外，难以降低 分辨率系数(kl)到低于0.20。
发明内容
本发明的一个实施方案涉及一种半导体器件硬掩模图案及其形成方 法，其中仅仅在平面的纵向和横向上实施线型图案化工艺，从而可密集布 置硬掩模图案以具有小于曝光设备的分辨率极限的间距。体器件硬掩模图案的方法包括如下步
骤在半导体衬底上形成第一硬掩模图案；形成第二硬掩模图案，其包括
基本上垂直于第一硬掩模图案的第一图案和位于第一硬掩模图案之间的
第二图案；并且在第一图案之间形成第三硬掩模图案。
在形成第一硬掩模图案之前，可在半导体衬底上形成下层和第一硬层。 第一硬层可以形成为旋涂碳(spin-on carbon, SOC)层。第一硬掩模图案 可以形成为含砝(Si)的底部抗反射涂层(BARC)。
形成第二硬掩模图案的步骤包括形成第一辅助层至一定厚度，该厚 度允许基本上保持通过第一硬掩模图案形成的阶梯部分；在第一辅助层上 形成第二硬层，使得通过阶梯部分在第 一辅助层中限定的间隔被第二硬层 填充；并且通过实施图案化工艺形成第一和第二图案，使得第二硬层保留 在第一辅助层中限定的间隔中，并且还沿基本垂直于第一硬掩模图案的方 向保留在第一辅助层上。第一辅助层可由碳聚合物形成。可在第二硬层上 另外形成抗反射层。通过第一辅助层的厚度确定第一硬掩模图案和第二图 案之间的距离。第二硬掩模图案可形成为含Si的BARC层。
形成第三硬掩模图案的步骤包括形成第二辅助层至一定厚度，所述 厚度允许基本上保持通过第二硬掩模图案形成的阶梯部分；在第二辅助层 上形成第三硬层，使得通过阶梯部分在第二辅助层中限定的间隔被第三硬 层填充；通过实施图案化工艺形成第三硬掩模图案，使得第三硬层保留在 第二辅助层中限定的间隔中。第二辅助层可由碳聚合物形成。通过第二辅 助层的厚度确定第一图案和第三硬掩模图案之间的距离。第三硬掩模图案 可形成为含Si的BARC层。
优选第一、第二和第三硬掩模图案由相同材料形成，并且第一、第二 和第三硬掩模图案在彼此不同的层上形成。第二硬掩模图案的第一和第二 图案在彼此不同的层上形成。
通过第一、第二和第三硬掩模图案形成的间隔定义为其中将形成接触 孔的接触区。第一硬掩模图案的间距是接触区的间距的约两倍。第一图案 的间距是接触区的间距的约两倍。第二图案的间距是接触区的间距的约两 倍。第三硬掩模图案的间距是接触区的间距的约两倍。
7在另一个方面， 一种半导体器件的硬掩模图案包括在半导体衬底上 形成的第一硬掩模图案；包括基本上垂直于所述第一硬掩模图案的第一图 案和在第一硬掩模图案之间限定的区域中形成的第二图案的第二硬掩模 图案；和在第一图案之间限定的区域中形成的第三硬掩模图案。
第一、第二和第三硬掩模图案可由相同的材料形成。例如，笫一、第 二和第三硬掩模图案可形成为含Si的BARC层。第一、第二和第三硬掩 模图案在彼此不同的层上形成。第二硬掩模图案的第一和第二图案在彼此 不同的层上形成。
可在半导体衬底上形成下层和硬层，该硬层可以形成为旋涂碳(SOC )层。
第二硬掩模图案的第二图案和第一硬掩模图案之间的距离对应于接触 孔的横向宽度，并且第二硬掩模图案的第一图案和第三硬掩模图案之间的 距离对应于接触孔的纵向宽度。笫一、第二和第三硬掩模图案之间的距离 可以基本上相同。
图1A至1J是说明形成根据本发明的一个实施方案的半导体器件硬掩 模图案的方法的视图。
图2是说明在图1J中形成的硬掩模图案的形状的图。
具体实施例方式
现在将详细说明本发明的具体的实施方案，其实例在附图中举例说明。 本发明的实施方案可以各种方法改变。本发明的范围不应解释为受限于本 实施方案。应该注意的是提供本实施方案仅仗在于使得本领域技术人员更 好地理解本发明。
当提及在另一层或半导体衬底上形成层时，可认为该层可以与另一层 或半导体衬底直接接触，或也可在其之间插入第三层。应注意在附图中所
示的各层的厚度或尺寸是放大的，这是为了方便和清楚地说明。在整个附
图和说明书中使用相同的附图标记表示相同或类似的部件。图1A至1J是说明形成根据本发明的一个实施方案的半导体器件硬掩 模图案的方法的视图。
参考图1A，在半导体衬底101上形成下层103，该半导体衬底101形 成有包括晶体管的半导体元件(未显示)。下层103可以是层间电介质。在 下层103上顺序地形成第一硬层105、第二硬层107和第一抗反射层109， 以在实施在下层103中限定多个接触孔的蚀刻工艺时用作蚀刻掩模。第一 光刻胶图案111在第一抗反射层109上形成。
下面将举例说明布置成矩阵形状的接触孔。也可以采用与用于在
DRAM的制造中限定存储结接触孔的工艺相同的方式来实施用于限定以 矩阵形状布置的接触孔的工艺。
笫一硬层105形成为旋涂碳(SOC)层，第二硬层107形成为含Si的 底部抗反射涂层(BARC )。第一抗反射层109防止在形成第一光刻胶图案 111时由于散射反射所导致的啄光特性劣化。在第二硬层107可以防止散 射Jl射的情况下，第一抗反射层109可以省略。
在一个方向上形成彼此平行的第一光刻胶图案111。具体地，在DRAM 器件的情况下，在接触区CA之间形成的第一光刻胶图案111在一个方向 上彼此平行。在单元区中的接触区CA中限定接触孔。第一光刻胶图案111 之间的间距P2是接触区CA之间的间距P1的约两倍。
参考图1B，通过使用第一光刻胶图案lll的蚀刻工艺，图案化第一抗 反射层109和第二硬层107，形成第二硬掩模图案107。与第一光刻胶图案 111形状一致，第二硬掩模图案107也被图案化为在接触区CA之间在一 个方向上彼此平行。第二硬掩模图案107的间距是接触区CA的间距Pl的 两倍。第一硬层105的一部分暴露于第二硬掩模图案107之间。然后除去 第一光刻胶图案lll。
参考图1C，在包括图案化的第一抗反射层109和第二硬掩模图案107 的第一硬层105的暴露部分上形成第一辅助层113。优选第一辅助层113 由碳聚合物形成。
第一辅助层113形成至一定厚度，该厚度允许基本上保持通过第二硬 掩模图案107形成的阶梯部分。具体地，因为在第二硬掩模图案107的侧壁上形成的第一辅助层113的厚度确定后续工艺中的在一个方向上的接触 孔宽度，因此优选根据在一个方向上的接触孔的所需宽度来调节第一辅助 层113的厚度。由于第一辅助层113形成至允许保持阶梯部分的厚度，因 此通过第一辅助层113，在第二硬掩模图案107之间形成具有对应于接触 区CA之间的距离的宽度的阶梯部分，例如沟槽。换言之，第一辅助层113 的相对侧壁之间的距离对应于接触孔之间的距离。
参考图1D，在第一辅助层113上形成第三硬层115，使得在第一辅助 层113中限定的阶梯部分被填充。在第三硬层115上形成第二抗>^射层117。 在第二抗反射层117上形成第二光刻胶图案119。
优选第三硬层115由与第二硬掩模图案107相同的材料形成以确保容 易实施后续工艺。即，第三硬层115可以由含Si的BARC层形成。如上 参考图1A所述,在其中第三硬层115可以在实施用于形成第二光刻胶图案 119的光刻工艺时防止IMt^射的情况下，第二抗反射层117可以被省略。
在基本上垂直于第一光刻胶图案111的方向上彼此平行地形成第二光 刻胶图案119(见图1A)。具体地，在DRAM器件的情况下，在基本上垂直 于第一光刻胶图案111的方向上，在接触区CA之间形成彼此平行的第二 光刻胶图案119，其中在所述接触区CA中接触孔将限定在单元区域中(见 图1A)。第二光刻胶图案之间的间距P3是接触区CA之间的间距P1的约 两倍。
参考图1E，通过使用第二光刻胶图案119的蚀刻工艺，图案化第二抗 反射层117和第三硬层115，由此形成第三硬掩模图案115a、 115b。其后， 除去第二光刻胶图案119。
第三硬掩模图案包括第一图案115a和第二图案115b，其中第一图案 U5a在基本上垂直于第J^^掩模图案107的方向上在第一辅助层113上彼 此平行地形成，第二图案115b在第二硬掩模图案107之间的第一辅助层 113上与第二硬掩模图案107平行地形成。由第一辅助层113的厚度确定 第二硬掩模图案107和第二图案115b之间的距离。
具体地，与第二光刻胶图案119的形状一致，在接触区CA之间的第 一辅助层113上，沿基本垂直于第二硬掩模图案107的方向图案化第三硬层115，使得形成彼此平行延伸的第一图案U5a。在第一辅助层113上的 第一图案115a的间距是接触区CA的间距Pl的约两倍。并且，第三硬层 115保留在第二硬掩模图案107之间的第一辅助层113中形成的阶梯部分 中，从而形成第二图案115b。由于第二图案115b布置在第一辅助层113 中形成的阶梯部分中，因而不必使用单独的掩模，也不发生布置4^。第 二图案115b和第二硬掩模图案107之间的距离由第一辅助层113的厚度确 定。
第三硬掩模图案包括第一和第二图案115a、 115b，并且使第一辅助层 113以正方形的形状暴露。第一辅助层113的每一个暴露的正方形区域包 括四个接触区CA。该四个接触区CA分别位于每一个正方形区域的四个 角。
参考图1F，在第三硬掩模图案115a、 115b和第二抗反射层117的 图案化部分上形成第二辅助层121。优选第二辅助层121由与第一辅助层 113相同的材料即碳聚合物形成。
第二辅助层121形成至一定厚度，该厚度允许基本上保持通过第三硬 掩模图案U5a、 115b形成的阶梯部分。具体地，由于在第三硬掩模图案 115a、 115b的第一图案115a的侧壁上形成的第二辅助层121的厚度确定 后续工艺中的在另一方向上的接触孔的宽度，因此优选根据在所述另一方 向上接触孔所需的宽度来调节第二辅助层121的厚度。由于第二辅助层121 形成至允许阶梯部分保持的厚度，因此通过第二辅助层121，在第三硬掩 模图案115a、 115b的第一图案115a之间形成具有对应于接触区CA之间 的距离的宽度的阶梯部分。换言之，第二辅助层121的相对侧壁之间的距 离对应于接触孔之间的距离。
第三硬掩模图案115a、 115b的第二图案115b也被第二辅助层121覆盖。
参考图1G，在第二辅助层121上形成第四硬层123，使得在第二辅助 层121中限定的阶梯部分被第四硬层123完全填充。优选第四硬层123由 与第三硬层115或第^T^更层107相同的材料即含Si的BARC层形成，以 确保容易实施后续工艺。
ii参考图1H，通过实施蚀刻工艺以使得第四硬层123仅保留在第二辅助 层121中形成的阶梯部分中，形成第四硬掩模图案123。第四硬4^模图案 123和第一图案115a之间的距离由第二辅助层121的厚度确定。
可以通过实施进行化学和;Wfe抛光工艺的来进行蚀刻过程直到暴露第 二辅助层121。并且，可以通过全表面蚀刻如回蚀刻工艺来实施该蚀刻过 程。在第三硬掩模图案115a、 115b的第一图案115a之间的第二辅助层121 上形成第四硬掩模图案123以平行于第一图案U5a延伸。第四硬掩模图案 123的间距P4是接触区CA的间距Pl的约两倍。
由于第四硬层123仅保留在第二辅助层121中形成的阶梯部分中，由 此第四硬掩模图案123布置在第一图案115a之间。因此，由于不必使用单 独的掩模，布置餘溪也不会发生。第一图案115a和第四硬掩模图案123 之间的距离由第二辅助层121的厚度确定。
参考图II，蚀刻第一辅助层113和第二辅助层121，使得第一辅助层 113和第二辅助层121保留在第二、第三和第四硬l^模图案107、 115a、 115b、 123的上部和下部。因此，在接触区CA中暴露出第一硬层105。
参考图1J，通过使用第二、第三和第四硬掩模图案107、 U5a、 115b、 123的蚀刻工艺来图案化第一硬层105，形成在接触区CA具有开口的第一 硬掩模图案105。然后，虽然未在附图中示出，通过实施使用第一硬掩模 图案105的蚀刻工艺来蚀刻下层103。因此，接触孔限定在下层103(例如， 层间电介质)中。在4F4 DRAM的情况下，接触孔限定在将形成存储节点 接触塞的区域中。当g观看时，接触孔布置成矩阵的形状。
在上述描述中，用于形成和蚀刻含碳聚合物的辅助层、包括含Si的 BARC层的硬层、和抗反射层的工艺可以在相同腔室内原位实施，使得无 需中断真空条件即可连续地实施该工艺。
虽然在本实施方案中描述了第一硬层105形成的情况，可以想到第一 硬层105可被省略，并且可通过使用第二至第四硬掩模图案107、 115a、 U5b、 123的蚀刻工艺来图案化下层103。
下面将更清晰地描述用作下层103的蚀刻掩模的第二、第三和第四硬 掩模图案107、 U5a、 115b、 123的形状。参考图2，在一个方向上彼此平行地形成第二硬掩模图案107，第二 硬掩模图案107的间距是接触区CA的间距的约两倍。在基本上垂直于第 二硬掩模图案107的方向上形成第三硬掩模图案115a、 U5b的第一图案 115a，并且第一图案115a的间距是接触区CA的间距的约两倍。沿平行于 第二硬掩模图案107的方向在第二硬掩模图案107之间形成第三硬4^模图 案115a、 115b的第二图案115b，并且第二图案115b的间距《:接触区CA 的间距的约两倍。沿基本上垂直于第二硬掩模图案107的方向在第三硬掩 模图案115a、 115b的第一图案115a之间以形成第四硬掩模图案123，并 且第四硬掩模图案123的间距是接触区CA的间距的约两倍。
第二硬掩模图案107和第二图案115b之间的距离由第一辅助层113的 厚度确定(见图1E)，并且第四硬掩模图案123和第一图案115a之间的距 离由第二辅助层121的厚度确定(见图1H)。 因此，如果第一辅助层113 和第二辅助层121的厚JL&本上相同，则第二至第四硬掩模图案107、 115a、 115b、 123之间的距离变得基4^目同。这意味着接触孔的横向宽度和纵向 宽度由第一辅助层113和第二辅助层121厚度确定。因此，如果第一辅助 层113和第二辅助层121的厚JLS4^目同，那么限定了正方形的接触孔。
通过使用分别限定为纵线和横线的类型的第 一和第二光刻掩模的光刻 工艺来分别形成用于形成硬掩模图案107、 115a、 115b、 123的第一和第二 光刻胶图案lll、 119。在不透明或透明图案中，在光刻掩模上限定图案的 间距。在这种情况下，甚至当发生布置M时，掩模图案的间距不发生错 误。因此，即使当在纵向或横向的方向上发生布置4^时，接触孔的尺寸 也不变化。结果，可以解决由于布置餘溪所导致的问题。
通过形成硬^"模图案107、 115a、 115b、 123作为透明的含Si的BARC 层，可以省略用于暴露在掩模布置中使用的套刻游标(overlay vernier) 的标记掩模(keymask)打开工艺。换言之，可以简化工艺步骤。此外， 由于通过旋涂工艺形成含Si的BARC层，因此所具有的优点在于可在第 一和第二辅助层113、121中限定的间隔之间容易地形成第三和第四> ^^模 图案U5a、 115b、 123.特别地，在形成硬4^模图案的过程中，与化学气 相沉积(CVD)或物理气相沉积(PVD)相比，由于旋涂工艺是在低温(例如， 室温)下实施的工艺，因此它能够使得在先前形成的下部元件上施加的热负 荷最小化。
13在硬掩模图案107、 U5a、 U5b、 123形成为含Si的BARC层和辅助 层113、 121是由碳聚合物形成的情况下，这些图案和层包含碳。如果通过 02等离子体蚀刻工艺除去辅助层113、 121，由于02与Si反应，因此形成 Si02作为蚀刻阻挡层。因此，可增加硬^^模图案和辅助层的蚀刻选择性。
在传统技术中，为了限定其中将形成矩阵形状的接触孔的区域，使用 用于限定接触孔以奇数行和奇数列定位的第 一掩模以及用于限定接触孔 以偶数行和偶数列定位的第二掩模，来实施光刻工艺。因此，由于使用两 个掩模，可导致布置4^。然而，在本发明中，由于接触孔是通过在纵向 和横向的方向上实施图案化工艺来限定的，因此不发生布置错误。
另外，为实现在使用常规的双曝光和蚀刻技术(DEET)的DRAM中的 接触阵列，必须将掩模作为以棋盘式的形状分成两片。为了限定使用啄光 设备的棋盘型接触阵列，由于必须釆用二维对称的照明系统，因此降低了 分辨率。因此，可通过DEET获得的kl系数提高至0.20以上。然而，在 本发明中，由于使用啄光设备来限定线类型，通过采用大功率照明系统诸 如偶极，可以获得高达0.14的kl系数。
虽然处于说明性的目的本发明描述了具体的实施方案，但本领域技术 人员可理解各种改变、添加和替代是可能的，这些改变、添加和替代没有 脱离在所附权利要求中公开的本发明的范围和精神。
权利要求
1. 一种用于形成半导体器件的硬掩模图案的方法，所述方法包括在半导体衬底上形成第一硬掩模图案；形成第二硬掩模图案，所述第二硬掩模图案包括基本垂直于所述第一硬掩模图案的第一图案和位于所述第一硬掩模图案之间的第二图案；和在所述第一图案之间形成第三硬掩模图案。
2. 根据权利要求1所述的方法，还包括在形成所述第一硬掩模图案之 前，在所述半导体衬底上形成下层和第一硬层。
3. 根据权利要求2所述的方法，其中所述第一硬层包括旋涂碳(SOC)层。
4. 根据权利要求l所述的方法，其中所述第一硬掩模图案包括含Si的底 部抗反射涂层(BARC )o
5. 根据权利要求1所述的方法，其中形成所述第二硬掩模图案包括形成第 一辅助层至允许基本保持由所述第 一硬掩模图案形成的阶梯部 分的厚度；在所述第一辅助层上形成第二硬层，使得由阶梯部分在所述第一辅助 层中限定的间隔由所述第二硬层填充；和通过实施图案化工艺形成所述第 一和第二图案，使得所述第二硬层保 留在所述第一辅助层中限定的间隔中并且还沿基本垂直于所述第一硬掩 模图案的方向保留在所述第一辅助层上。
6. 根据权利要求5所述的方法，其中所述第一辅助层包含碳聚合物。
7. 根据权利要求5所述的方法，还包括在所述第二硬层上形成抗反射层。
8. 根据权利要求5所述的方法，其中所述第一硬掩模图案和所述第二图 案之间的距离由所述第 一辅助层的厚度确定。
9. 根据权利要求1所述的方法，其中所述第二硬掩模图案包括含Si的 BARC层。
10. 根据权利要求1所述的方法，其中形成所述第三硬掩模图案包括形成第二辅助层至允许基本保持由所述第二硬掩模图案形成的阶梯部 分的厚度；在所述第二辅助层上形成第三硬层，使得由所述阶梯部分在所述第二辅助层中限定的间隔由所述第三硬层填充；和通过实施图案化工艺形成所述第三硬掩模图案，使得所述第三硬层保 留在所述第二辅助层限定的间隔中。
11. 根据权利要求10所述的方法，其中所述第二辅助层包含碳聚合物。
12. 根据权利要求10所述的方法，其中所述第一图案和所述第三硬掩模图 案之间的距离由所述第二辅助层的厚度确定。
13. 根据权利要求10所述的方法，其中所述第三硬掩模图案包括含Si的 BARC层。
14. 根据权利要求1所述的方法，其中所述第一、第二和第三硬掩模图案 包^^相同的材料.
15. 根据权利要求1所述的方法，其中所述第一、第二和第三硬掩模图案 在彼此不同的层上形成。
16. 根据权利要求15所述的方法，其中所述第二硬掩模图案的所述第一和 第二图案在彼此不同的层上形成。
17. 根据权利要求1所述的方法，其中通过所述第一、第二和第三硬掩模 图案形成的间隔是其中将形成接触孔的接触区。
18. 根据权利要求17所述的方法，其中所述第一硬掩模图案的间距是所述 接触区的间距的约两倍。
19. 根据权利要求17所述的方法，其中所述第一图案的间距是所述接触区 的间距的约两倍。
20. 根据权利要求17所述的方法，其中所述第二图案的间距是所述接触区 的间距的约两倍。
21. 根据权利要求17所述的方法，其中所述第三硬掩模图案的间距是所述 接触区的间距的约两倍。
22. —种半导体器件的硬掩模图案包括 在半导体衬底上形成的第 一硬掩模图案；第二硬掩模图案，所述第二硬掩模图案包括基本上垂直于所述第一硬 掩模图案的第 一 图案和形成在所述第 一硬掩模图案之间限定的区域中的笫二图案；和形成在所述第一图案之间限定的区域中的第三硬4^模图案。
23. 根据权利要求22所述的硬掩模图案，其中所述第一至第三硬掩模图案 包44目同的材料。
24. 根据权利要求22所述的硬掩模图案，其中所述第一、第二和第三硬掩 模图案包括含Si的BARC层。
25. 根据权利要求22所述的硬掩模图案，其中在所述半导体衬底上形成下 层和硬层。
26. 根据权利要求25所述的硬掩模图案，其中所述硬层包括SOC层。
27. 根据权利要求22所述的硬掩模图案，其中所述第一、第二和第三硬掩 模图案在彼此不同的层上形成。
28. 根据权利要求23所述的硬掩模图案，其中所述第二硬掩模图案的所述 第一和第二图案在彼此不同的层上形成。
29. 根据权利要求28所述的硬掩模图案，其中在所述第一、第二和第三硬 掩模图案中，所述第一硬掩模图案对应于最下层，所述第二硬掩模图案的 所述第二图案对应于高于所述第一硬掩模图案的层，所述第二硬掩模图案 的所述第一图案对应于高于所述第二图案的层，所述第三^t掩模图案对应 于高于所述第一图案的最上层。
30. 根据权利要求22所述的硬掩模图案，其中所述第二硬掩模图案的所述 笫二图案与所述第一硬掩模图案之间的距离对应于接触孔的横向宽度，所 述第二硬掩模图案的所述第一图案与所述第三硬掩模图案之间的距离对 应于所述接触孔的纵向宽度。
31. 根据权利要求30所述的硬掩模图案，其中所述第一、第二和第三硬掩 模图案之间的距离基^目同。
32. —种形成半导体器件的硬掩模图案的方法，所述方法包括在位于硅衬底上的第一硬掩模图案上形成第一辅助层，其中所述笫一 辅助层形成至允许基本保持通过所述第一硬掩模图案形成的阶梯部分的 厚度5在所述第一辅助层上形成第一硬层，使得由所述阶梯部分在所述第一辅助层中限定的间隔由所述第 一硬层填充；蚀刻所述第一硬层以形成第二硬掩模图案，其中所述第二硬掩模图案 包括第一图案和第二图案，所述第一图案基本垂直于所述第一硬掩模图 案，并且每一个所述第二图案位于两个第一硬掩模图案之间，所述第二硬 掩模图案形成阶梯部分；和在所述硬层和所述第二硬4^模图案上形成第二辅助层，其中所述第二 辅助层形成至允许基本保持通过所述第二硬掩模图案形成的阶梯部分的 厚度；在所述第二辅助层上形成第二硬层，使得通过由所述第二硬掩模图案 形成的所述阶梯部分所限定的在所述第二辅助层中的间隔由所述第二硬 层填充；和蚀刻所述第二硬层以形成第三硬掩模图案，其中所述第三硬掩模图案 保留在通过所述第二辅助层限定的间隔中，其中通过所述第一、第二和第三硬掩模图案形成的间隔是其中将形成 接触孔的接触区，所述接触区布置成矩阵形状。
全文摘要
本发明涉及一种半导体器件硬掩模图案及其形成方法，所述方法包括在半导体衬底上形成第一硬掩模图案；形成第二硬掩模图案，所述第二硬掩模图案包括基本上垂直于第一硬掩模图案的第一图案和位于第一硬掩模图案之间的第二图案；在第一图案之间形成第三硬掩模图案。
文档编号H01L21/8242GK101447458SQ200810089898
公开日2009年6月3日 申请日期2008年4月8日 优先权日2007年11月29日
发明者郑宇荣 申请人:海力士半导体有限公司