专利名称：可达成正面电导通的半导体芯片封装结构及其制作方法
技术领域：
本发明有关于一种半导体芯片封装结构及其制作方法，尤其有关于
一种不需通过打线工艺(wire-bonding process)即可达成电连接的半导体芯片圭寸装结构(semiconductor chip package structure)及其帝lj作方法。
背景技术：
请参阅图l所示，其为公知以打线工艺(wire-bonding process)制作的发光二极管封装结构的剖面示意图。由图中可知，公知的发光二极管封装结构包括基底结构1、多个设置于该基底结构1上端的发光二极管2、多条导线3、及多个荧光胶体4。
其中，每一个发光二极管2以其出光表面20背向该基底结构1而设置于该基底结构l上，并且每一个发光二极管2上端的正、负电极区域21、 22通过两条导线3以电连接于该基底结构1的相对应的正、负电极区域11 、 12。再者，每一个荧光胶体4覆盖于该相对应的发光二极管2及两条导线3上端，以保护该相对应的发光二极管2。
然而，公知的打线工艺除了增加制造程序及成本外，有时还必须担心因打线而有电接触不良的情况发生。再者，由于该两个导线3的一端皆设置于该发光二极管2上端的正负电极区域21、 22，因此当该发光二极管2通过该出光表面20进行光线投射时，该两条导线3将造成投射阴影，而降低该发光二极管2的发光品质。
由上可知，目前公知的发光二极管封装结构，显然具有不便与缺陷存在，而待加以改善。
因此，本发明人有感上述缺陷可改善，且依据多年来从事此方面的相关经验，提出一种设计合理且有效改善上述缺陷的本发明
发明内容
本发明所要解决的技术问题在于提供一种可达成正面电导通的半导体芯片封装结构及其制作方法。因为本发明的半导体芯片封装结构不需通过打线工艺即可达成电连接，因此本发明可省略打线工艺并且可免去因打线而有电接触不良的情况发生。
为了解决上述技术问题，根据本发明的其中一种方案，提供一种可达成
正面电导通的半导体芯片封装结构(semiconductor chip package structure)，其包括封装单元、至少一个半导体芯片、基板单元、第一绝缘单元、第一导电单元、第二导电单元、及第二绝缘单元。其中，该封装单元具有至少一个中央容置槽及至少一个包围该至少一个中央容置槽的外围容置槽。该至少一个半导体芯片容置于该至少一个中央容置槽内，并且该至少一个半导体芯片的上表面具有多个导电焊盘。该基板单元容置于该至少一个外围容置槽内。该第一绝缘单元具有至少一个形成于所述多个导电焊盘之间的第一绝缘层，以使得所述多个导电焊盘彼此绝缘。
该第一导电单元具有多个第一导电层，并且其中一个第一导电层成形于该第一绝缘层上且位于该至少一个半导体芯片的上方，其余的第一导电层的一端分别电连接于所述多个导电焊盘。该第二导电单元具有多个第二导电层，其中一个第二导电层成形于上述位于该至少一个半导体芯片上方的第一导电层上，其余的第二导电层分别成形于上述多个分别电连接于所述多个导电焊盘的第一导电层上。该第二绝缘单元成形于所述多个第一导电层彼此之间及所述多个第二导电层彼此之间，以使得所述多个第一导电层彼此之间及所述多个第二导电层彼此之间产生电隔绝。
如上所述的可达成正面电导通的半导体芯片封装结构，其中，该至少一个半导体芯片为发光二极管芯片，该封装单元为荧光材料或透明材料，并且所述导电焊盘分成正极焊盘及负极焊盘，此外该发光二极管芯片具有设置于所述导电焊盘的相反端的发光表面。
如上所述的可达成正面电导通的半导体芯片封装结构，其中，该至少一个半导体芯片为光感测芯片或图像感测芯片，该封装单元为透明材料或透光材料，并且所述导电焊盘至少分成一个电极焊盘组及一个信号焊盘组。
如上所述的可达成正面电导通的半导体芯片封装结构，其中，该至少一个半导体芯片为集成电路芯片，该封装单元为不透光材料，并且所述导电焊盘至少分成一个电极焊盘组及一个信号焊盘组。
如上所述的可达成正面电导通的半导体芯片封装结构，其中，分别电连接于所述导电焊盘的第一导电层成形于该封装单元及该基板单元上。
如上所述的可达成正面电导通的半导体芯片封装结构，其中，该第二绝缘单元的一部分覆盖于所述第二导电层上。
为了解决上述技术问题，根据本发明的其中一种方案，提供一种可达成
正面电导通的半导体芯片封装结构(semiconductor chip package structure)的制作方法，其包括下列步骤首先，提供至少两个半导体芯片，其中每一个半导体芯片具有多个导电焊盘；接着，将附着性高分子材料(adhesivepolymeric material)粘贴于具有至少两个穿孔的基板单元的下表面；然后，将上述至少两个半导体芯片容置于上述至少两个穿孔内并设置于该附着性高分子材料上，其中所述多个导电焊盘面向该附着性高分子材料；紧接着，将封装单元覆盖于该基板单元、该附着性高分子材料、及上述至少两个半导体芯片上。
然后，将该封装单元反转并且移除该附着性高分子材料，以使得所述导电焊盘外露并朝上；接下来，成形具有多个第一导电层的第一导电单元，并且其中两个第一导电层分别位于该至少两个半导体芯片的上方，其余的第一导电层的一端分别电连接于所述多个导电焊盘；然后，成形具有多个第二导电层的第二导电单元，并且其中两个第二导电层分别成形于上述位于该至少两个半导体芯片上方的两个第一导电层上，其余的第二导电层分别成形于上述多个分别电连接于所述多个导电焊盘的第一导电层上；接着，成形具有多个绝缘层的绝缘单元于所述多个第一导电层彼此之间及所述多个第二导电层彼此之间，以使得所述多个第一导电层彼此之间及所述多个第二导电层彼此之间产生电隔绝；最后，依序切割上述位于至少两个半导体芯片之间的第二导电单元、第一导电单元、基板单元、及封装单元，以形成至少两个单个的半导体芯片封装结构。
如上所述的可达成正面电导通的半导体芯片封装结构的制作方法，其中，每一个半导体芯片为发光二极管芯片，该封装单元为荧光材料或透明材料，并且所述导电焊盘分成正极焊盘及负极焊盘，此外该发光二极管芯片具有设置于所述导电焊盘的相反端的发光表面。如上所述的可达成正面电导通的半导体芯片封装结构的制作方法，其中，每一个半导体芯片为光感测芯片或图像感测芯片，该封装单元为透明材料或透光材料，并且所述导电焊盘至少分成一个电极焊盘组及一个信号焊盘组。
如上所述的可达成正面电导通的半导体芯片封装结构的制作方法，其中，每一个半导体芯片为集成电路芯片，该封装单元为不透光材料，并且所述导电焊盘至少分成一个电极焊盘组及一个信号焊盘组。
如上所述的可达成正面电导通的半导体芯片封装结构的制作方法，其中，上述提供至少两个半导体芯片的步骤中，还进一步包括形成第一绝缘材料于该半导体芯片及所述导电焊盘上；以及移除部分的第一绝缘材料而形成第一绝缘层，以露出所述导电焊盘。其中，该第一绝缘材料以印刷、涂布、或喷涂的方式形成于该半导体芯片上，并且经过预烤程序以硬化该第一绝缘材料，然后通过曝光、显影、蚀刻、及烘烤过程的配合以移除上述部分的第一绝缘材料。
如上所述的可达成正面电导通的半导体芯片封装结构的制作方法，其中，上述成形该第一导电单元及该第二导电单元的步骤中，还进一步包括形成第一导电材料于上述至少两个半导体芯片、该封装单元及该基板单元上并电连接于所述导电焊盘；移除部分的第一导电材料，以形成所述第一导电层；形成第二导电材料于所述第一导电层上；以及移除部分的第二导电材料，以形成所述第二导电层。其中，该第一导电材料及该第二导电材料皆以蒸镀、溅镀、电镀、或无电电镀的方式形成，然后通过曝光、显影及蚀刻过程的配合以移除上述部分的第一导电材料及第二导电材料。
本发明还提供一种可达成正面电导通的半导体芯片封装结构，其中，包括封装单元，其具有至少一个中央容置槽及至少一个包围该至少一个中央容置槽的外围容置槽；至少一个半导体芯片，其容置于该至少一个中央容置槽内，并且该至少一个半导体芯片的上表面具有多个导电焊盘；基板单元，其容置于该至少一个外围容置槽内；第一导电单元，其具有多个第一导电层，并且其中一个第一导电层位于该至少一个半导体芯片的上方，其余的第一导电层的一端分别电连接于所述多个导电焊盘；第二导电单元，其具有多个第二导电层，其中一个第二导电层成形于上述位于该至少一个半导体芯片上方的第一导电层上，其余的第二导电层分别成形于上述多个分别电连接于所述多个导电焊盘的第一导电层上；以及绝缘单元，其成形于所述多个第一导电层彼此之间及所述多个第二导电层彼此之间，以使得所述多个第一导电层彼此之间及所述多个第二导电层彼此之间产生电隔绝。
如上所述的可达成正面电导通的半导体芯片封装结构，其中，该至少一半个导体芯片为发光二极管芯片，该封装单元为荧光材料或透明材料，并且所述导电焊盘分成正极焊盘及负极焊盘，此外该发光二极管芯片具有设置于所述导电焊盘的相反端的发光表面。
如上所述的可达成正面电导通的半导体芯片封装结构，其中，该至少一个半导体芯片为光感测芯片或图像感测芯片，该封装单元为透明材料或透光材料，并且所述导电焊盘至少分成一个电极焊盘组及一个信号焊盘组。
如上所述的可达成正面电导通的半导体芯片封装结构，其中，该至少一个半导体芯片为集成电路芯片，该封装单元为不透光材料，并且所述导电焊盘至少分成一个电极焊盘组及一个信号焊盘组。
如上所述的可达成正面电导通的半导体芯片封装结构，其中，分别电连接于所述导电焊盘的第一导电层成形于该封装单元、该基板单元、及该至少一个半导体芯片上。
如上所述的可达成正面电导通的半导体芯片封装结构，其中该第二绝缘单元的一部分覆盖于所述第二导电层上。
为了能更进一步了解本发明为达成预定目的所采取的技术、手段及功效，请参阅以下有关本发明的详细说明与附图，相信本发明的目的、特征与特点，当可由此得以深入且具体的了解，然而所附附图仅提供参考与说明用，并非用来对本发明加以限制。
本发明可省略打线工艺并且可免去因打线而出现电接触不良的情况。
图1为公知以打线工艺(wire-bonding process)制作的发光二极管封装结构的剖面示意图2为本发明可达成正面电导通的半导体芯片封装结构的制作方法的第一实施例的流程图；图2A至图2K分别为本发明可达成正面电导通的半导体芯片封装结构(semiconductor chip package structure)的第一实施例的制作流程剖面示意图3为本发明可达成正面电导通的半导体芯片封装结构的制作方法的第二实施例的流程图3A至图3K分别为本发明可达成正面电导通的半导体芯片封装结构(semiconductor chip package structure)的第二实施例的制作流程剖面示意图；以及
图4A至图4C为本发明第二实施例的第一绝缘层的制作流程剖面示意图。
其中，附图标记说明如下现有技术
1基底结构11正电极区域
12负电极区域
2发光二极管20发光表面
21正电极区域
22负电极区域
3导线
4荧光胶体
本发明
第一实施例
la基板单元10a穿孔
2a半导体芯片20a导电焊盘
200a正极焊盘
201a负极焊盘
202a发光表面
3a封装单元
4a第一导电单元40a第一导电层
5a第二导电单元50a第二导电层
6a绝缘单元6(k绝缘层A 附着性高分子材料Ba 绝缘材料Cla 第一导电材料C2a 第二导电材料第二实施例
lb 基板单元 10b 穿孔
2b 半导体芯片 20b 导电焊盘
21b 第一绝缘层
200b 正极焊盘201b 负极焊盘202b 发光表面3b 封装单元
4b 第一导电单元 40b 第一导电层
5b 第二导电单元 50b 第二导电层
6b 第二绝缘单元 60b 第二绝缘层
A 附着性高分子材料
Bib 第一绝缘材料
B2b 第一绝缘材料
Clb 第一导电材料
C2b 第二导电材料
单个半导体芯片封装结构
第一实施例
Pla、 P2a 半导体芯片封装结构la' 基板单元
2a 半导体芯片 20a 导电焊盘
3a' 封装单元 30a' 中央容置槽
31a' 外围容置槽
4a' 第一导电单元 40a 第一导电层
40a' 第一导电层
5a' 第二导电单元 50a 第二导电层50a'第二导电层
6a,绝缘单元绝缘层
第二实施例
Plb、 P2b半导体芯片封装结构
IV基板单元
2b半导体芯片20b导电焊盘
21b第一绝缘层
3b,封装单元30b'中央容置槽
31b'外围容置槽
4b,第一导电单元40b第一导电层
40b'第一导电层
第二导电单元50b第二导电层
50b'第二导电层
6b,第二绝缘单元60b第二绝缘层
具体实施例方式
请参阅图2、及图2A至图2K所示，本发明第一实施例提供一种可达成正面电导通的半导体芯片封装结构的制作方法，其包括下列步骤
步骤S100:首先，请配合图2及图2A所示，将附着性高分子材料(adhesive polymeric material) A粘贴于具有至少两个穿孔10a的基板单元la的下表面。
步骤S102:接着，请配合图2及图2B所示，将至少两个半导体芯片2a容置于上述至少两个穿孔10a内并设置于该附着性高分子材料A上，其中每一个半导体芯片2a具有多个导电焊盘20a，并且所述多个导电焊盘20a面向该附着性高分子材料A。以第一实施而言，每一个半导体芯片2a可为发光二极管芯片(LED chip)。
步骤S104:接着，请配合图2及图2C所示，将封装单元3a覆盖于该基板单元la、该附着性高分子材料A、及上述至少两个半导体芯片2a上。以第一实施而言，该封装单元3a可为荧光材料(fluorescent material)，并且所述多个导电焊盘20a分成正极焊盘(positive electrode pad) 200a及负极焊盘(negative electrode pad) 201a，此外每一个半导体芯片2a具有设置于 所述多个导电焊盘20a的相反端的发光表面(light-emitting surface) 202a。
步骤S106:然后，请配合图2及图2D所示，将该封装单元3a反转并 且移除该附着性高分子材料A，以使得所述多个导电焊盘20a外露并朝上。
步骤S108:接下来，请配合图2及图2E所示，形成第一导电材料Cla 于上述至少两个半导体芯片2a、该封装单元3a及该基板单元la上并电连接 于所述多个导电焊盘20a。此外，该第一导电材料Cla以蒸镀(evaporation)、 、滅,度(sputtering)、电l度(electroplating)、或无电电镀(electrolessplating) 的方式形成。
步骤S110:接着，请配合图2及图2F所示，移除部分的第一导电材料 Cla，以形成具有多个第一导电层40a的第一导电单元4a，并且其中两个第 一导电层40a分别位于该至少两个半导体芯片2a的上方，其余的第一导电层 40a分别电连接于所述多个导电焊盘20a，其中该第一导电单元4a为凸块底 层金属(under bump metallization, UBM)。另外，上述移除部分的第一导 电材料Cla的步骤通过曝光(exposure)、显影(development)及蚀亥U(etching) 过程的配合来完成。
步骤S112:接着，请配合图2及图2G所示，形成第二导电材料C2a于 该第一导电单元4a上。此外，该第二导电材料C2a可以蒸镀(evaporation)、 溅镀(sputtering)、电牵度(electroplating)、或无电电镀(electrolessplating) 的方式形成于该第一导电单元4a上。
步骤S114:接着，请配合图2及图2H所示，移除部分的第二导电材料 C2a，以形成具有多个第二导电层50a的第二导电单元5a，并且其中两个第 二导电层50a分别成形于上述位于该至少两个半导体芯片2a上方的两个第一 导电层40a上，其余的第二导电层50a分别成形于上述多个分别电连接于所 述多个导电焊盘20a的第一导电层40a上。另外，上述移除部分的第二导电 材料C2a的步骤通过曝光(exposure)、显影(development)及蚀刻(etching) 过程的配合来完成。
步骤S116:接下来，请配合图2及图2I所示，成形绝缘材料Ba于所述 第一导电层40a彼此之间、所述第二导电层50a彼此之间、及该第二导电单 元5a上。此外，该绝缘材料Ba以印刷(printing)、涂布(coating)、或喷涂(spring)的方式形成，然后再通过预烤(pre-curing)程序以硬化(hardening) 该绝缘材料Ba。
步骤S118:接下来，请配合图2及图2J所示，移除部分的绝缘材料Ba 以形成具有多个绝缘层60a的绝缘单元6a于所述第一导电层40a彼此之间、 所述第二导电层50a彼此之间、及部分第二导电单元5a上，以使得所述第一 导电层40a彼此之间及所述第二导电层50a彼此之间产生电隔绝。上述移除 部分的绝缘材料Ba的步骤通过曝光(exposure)、显影(development)、 蚀刻(etching)、及烘烤(curing)(以硬化(hardening)所述绝缘层60a) 过程的配合来完成。
步骤S120:接下来，请配合图2及图2K所示，延着图2J的虚线X — X进行切割，以形成至少两个单个的半导体芯片封装结构(Pla、 P2a)。换 言之，依序切割上述位于至少两个半导体芯片2a之间的第二导电单元5a、 第一导电单元4a、基板单元la、及封装单元3a，以形成至少两个单个的半 导体芯片封装结构(Pla、 P2a)。
其中，每一个半导体芯片封装结构(Pla、 P2a)包括封装单元(package unit) 3a'、半导体芯片(semiconductor chip) 2a、基板单元(substrate unit) la'、第一导电单元(first conductive unit) 4a'、第二导电单元(second conductive unit) 5a'、及绝缘单元(conductive unit) 6a'。
此外，该封装单元3a'具有至少一个中央容置槽(center receiving groove) 30a'及至少一个包围该至少一个中央容置槽30a'的外围容置槽 (outer receiving groove) 31a'。该半导体芯片2a容置于该至少一个中央容 置槽内30a'，并且该半导体芯片2a的上表面具有多个导电焊盘(conductive pad) 20a。该基板单元la'容置于该至少一个外围容置槽31a'内。
再者，该第一导电单元4a'具有多个成形于半导体芯片2a、该封装单元 3a'及该基板单元la'上的第一导电层(first conductive layer) (40a、 40a ')，并且其中一个第一导电层40a位于该半导体芯片2a的上方，其余的第 一导电层(40a、 40a')的一端分别电连接于所述多个导电焊盘20a。该第 二导电单元5a'具有多个第二导电层(second conductive layer) (50a、 50a ')，其中一个第二导电层50a成形于上述位于该半导体芯片2a上方的第一 导电层40a上，其余的第二导电层(50a、 50a')分别成形于上述多个分别电连接于所述多个导电焊盘20a的第一导电层(40a、 40a')上。
另外，该绝缘单元6a'具有多个绝缘层60a，所述绝缘层60a成形于所
述第一导电层(40a、 40a')彼此之间及所述第二导电层(50a、 50a')彼
此之间，以使得所述第一导电层(40a、 40a')彼此之间及所述第二导电层 (50a、 50a')彼此之间产生电隔绝。此外，每一个绝缘层60a的一部分覆
盖于所述第二导电层(50a、 50a')上。
请参阅图3、及图3A至图3K所示，本发明第二实施例提供一种可达成
正面电导通的半导体芯片封装结构的制作方法，其包括下列步骤
步骤S200:首先，请配合图3及图3A所示，将附着性高分子材料 (adhesive polymeric material) A粘贴于具有至少两个穿孔10b的基板单元
lb的下表面。
步骤S202:接着，请配合图3及图3B所示，将至少两个半导体芯片2b 容置于上述至少两个穿孔10b内并设置于该附着性高分子材料A上，其中每 一个半导体芯片2b具有多个导电焊盘20b,并且至少一个第一绝缘层21b成 形于所述多个导电焊盘20b之间，此外所述多个导电焊盘20b面向该附着性 高分子材料A。以第一实施而言，每一个半导体芯片2b可为发光二极管芯 片(LED chip)。
此外，该至少一个第一绝缘层21b的制作方法包括下列步骤(请配合图 4A至图4C所示)首先，提供一个具有多个导电焊盘20b的半导体芯片2b; 然后，形成第一绝缘材料Blb于该半导体芯片2b及所述多个导电焊盘20b 上；接着，移除部分的第一绝缘材料Blb而形成第一绝缘层21b (第一绝缘 单元)，其形成于所述多个导电焊盘20之间，并以露出所述多个导电焊盘 20b的方式包围所述多个导电焊盘20。其中，该第一绝缘材料Blb以印刷 (printing)、涂布(coating)、或喷涂(spring)的方式形成于该半导体芯 片2b上，并且经过预烤(pre-curing)程序以硬化(hardening)该第一绝缘 材料Blb，然后再通过曝光(exposure)、显影(development)、蚀刻(etching)、 及烘烤(curing)过程的配合以移除上述部分的第一绝缘材料Blb。
步骤S204:接着，请配合图3及图3C所示，将封装单元3b覆盖于该 基板单元lb、该附着性高分子材料A、及上述至少两个半导体芯片2b上。 以第二实施而言，该封装单元3b可为荧光材料(fluorescent material)，并且所述多个导电焊盘20b分成正极焊盘(positive electrode pad) 200b及负极 焊盘(negative electrode pad) 201b，此外每一个半导体芯片2b具有设置于 所述多个导电焊盘20b的相反端的发光表面(light-emitting surface) 202b。
步骤S206:然后，请配合图3及图3D所示，将该封装单元3b反转并 且移除该附着性高分子材料A，以使得所述多个导电焊盘20b外露并朝上。
步骤S208:接下来，请配合图3及图3E所示，形成第一导电材料Clb 于上述至少两个半导体芯片2b、该第一绝缘层21b、该封装单元3b及该基 板单元lb上并电连接于所述多个导电焊盘20b。此外，该第一导电材料Clb 以蒸f度(evaporation)、、濺f度(sputtering)、电辛度(electroplating)、或无电 电镀(electroless plating)的方式形成。
步骤S210:接着，请配合图3及图3F所示，移除部分的第一导电材料 Clb，以形成具有多个第一导电层40b的第一导电单元4b，并且其中两个第 一导电层40b分别位于该至少两个半导体芯片2b的上方，其余的第一导电 层40b分别电连接于所述多个导电焊盘20b。其中该第一导电单元4b为凸块 底层金属(under bump metallization, UBM)。另外，上述移除部分的第一 导电材料Clb的步骤通过曝光(exposure)、显影(development)及蚀刻 (etching)过程的配合来完成。
步骤S212:接着，请配合图3及图 3G所示，形成第二导电材料C2b于 该第一导电单元4b上。此外，该第二导电材料C21)以蒸镀(evaporation)、 、濺f度(sputtering)、电f度(electroplating)、或无电电,度(electroless plating) 的方式形成。
步骤S214:接着，请配合图3及图3H所示，移除部分的第二导电材料 C2b，以形成具有多个第二导电层50b的第二导电单元5b，并且其中两个第 二导电层50b分别成形于上述位于该至少两个半导体芯片2b上方的两个第 一导电层40b上，其余的第二导电层50b分别成形于上述多个分别电连接于 所述多个导电焊盘20b的第一导电层40b上，其中上述移除部分的第二导电 材料C2b的步骤通过曝光(exposure)、显影(development)及蚀刻(etching) 过程的配合来完成。
步骤S216:接下来，请配合图3及图3I所示，成形第二绝缘材料B2b 于所述第一导电层40b彼此之间、所述第二导电层50b彼此之间、及该第二导电单元5b上。此外，该第二绝缘材料B2b以印刷(printing)、涂布(coating)、 或喷涂(spring)的方式形成。
步骤S218:接下来，请配合图3及图3J所示，移除部分的第二绝缘材 料B2b以成形具有多个第二绝缘层60b的第二绝缘单元6b于所述第一导电 层40b彼此之间、所述第二导电层50b彼此之间、及该第二导电单元5b上， 以使得所述第一导电层40b彼此之间及所述第二导电层50b彼此之间产生电 隔绝。上述移除部分的第二绝缘材料B2b的步骤通过曝光(exposure)、显 影(development)、蚀刻(etching)、及烘烤(curing)(以硬化(hardening) 所述第二绝缘层60b)过程的配合来完成。
步骤S220:接下来，请配合图3及图3K所示，延着图3J的虚线Y — Y进行切割，以形成至少两个单个的半导体芯片封装结构(Plb、 P2b)。换 言之，依序切割上述位于至少两个半导体芯片2b之间的第二导电单元5b、 第一导电单元4b、基板单元lb、及封装单元3b，以形成至少两个单个的半 导体芯片封装结构(Plb、 P2b)。
其中，每一个半导体芯片封装结构(Plb、 P2b)包括封装单元(package unit) 3b'、半导"[本芯片(semiconductor chip) 2b、基板单元(substrate unit) lb'、第一绝缘单元(first insulative unit)、第一导电单元(first conductive unit) 4b'、第二导电单元(second conductive unit) 5b'、及第二绝缘单元 (conductiveunit) 6b'。
此外，该封装单元3b'具有至少一个中央容置槽(center receiving groove) 30b'及至少一个包围该至少一个中央容置槽30b'的外围容置槽 (outer receiving groove) 31b'。该半导体芯片2b容置于该至少一个中央容 置槽内30b'，并且该半导体芯片2b的上表面具有多个导电焊盘(conductive pad) 20b。该基板单元lb'容置于该至少一个外围容置槽31b'内。该第一 绝缘单元具有至少一个形成于所述多个导电焊盘20b之间的第一绝缘层(first insulative layer) 21b，以使得所述多个导电焊盘20b彼此绝缘。
再者，该第一导电单元4b'具有多个第一导电层(40b、 40b')，并且 其中一个第一导电层40b成形于该第一绝缘层21b上且位于该至少一个半导 体芯片2b的上方，其余的第一导电层(40b、 40b')的一端分别电连接于 所述多个导电焊盘20b。该第二导电单元5b'具有多个第二导电层(secondconductive layer) (50b、 50b')，其中一个第二导电层50b成形于上述位 于该半导体芯片2b上方的第一导电层40b上，其余的第二导电层(50b、 50b ')分别成形于上述多个分别电连接于所述多个导电焊盘20b的第一导电层 (40b、 40b')上。
另外，该第二绝缘单元6b'具有多个第二绝缘层60b，所述第二绝缘层 60b成形于所述第一导电层(40b、 40b')彼此之间及所述第二导电层(50b、 50b')彼此之间，以使得所述第一导电层(40b、 40b')彼此之间及所述 第二导电层(50b、 50b')彼此之间产生电隔绝。此外，每一个第二绝缘层 60b的一部分覆盖于所述第二导电层(50b、 50b')上。
此外，以第一实施例为例，该半导体芯片2a与该封装单元3a包括下列 不同的选择
1、 该半导体芯片2a可为发光二极管芯片(LED chip)，而该封装单元 3a可为荧光材料(fluorescent material)，并且所述多个导电焊盘20a分 成正极焊盘(positive electrode pad) 200a及负极焊盘(negative electrode pad) 201a。例如若该发光二极管芯片为一个蓝色发光二极管 芯片(blue LED chip)，则通过该蓝色发光二极管芯片与该荧光材料的配合， 即可产生白色光束。
2、 该半导体芯片2a可为发光二极管芯片组(LED chip set)，而该封 装单元3a可为透明材料(transparent material),并且所述多个导电 焊盘20a分成正极焊盘(positive electrode pad) 200a及负极焊盘
(negative electrode pad) 201a。例如若该发光二极管芯片组为能够产 生白光的发光二极管芯片组(例如由红、绿、蓝三种发光二极管所组成的发 光二极管芯片组)，则通过该够产生白光的发光二极管芯片组与该透明材料 的配合，亦可产生白色光束。
3、 该半导体芯片2a可为光感测芯片(light sensing chip)或图像感测芯 片(image sensing chip)，而该圭寸装单元3a可为透明木才茅斗(transparent material) 或透光材料(translucent material)，并且所述多个导电焊盘20a至少分成一 个电极焊盘组(electrode pad set)及一个信号焊盘组(signal pad set)。
4、 该半导体芯片2a可为集成电路芯片(IC chip)，而该封装单元3a 可为不透光材料(opaque material)，并且所述多个导电焊盘20a至少分成一个电极焊盘组(electrode pad set)及一个信号焊盘组(signal pad set)。
综上所述，因为本发明的半导体芯片封装结构不需通过打线工艺即可达 成电连接，因此本发明可省略打线工艺并且可免去因打线而有电接触不良的 情况发生。
以上所述，仅为本发明优选的具体实施例的详细说明与附图，但本发明 的特征并不局限于此，其并非用以限制本发明，本发明的所有范围应以下述 的权利要求书为准，凡符合本发明权利要求书的精神与其类似变化的实施 例，皆应包含于本发明的范围中，本领域技术人员在本发明的领域内，可轻 易思及的变化或修饰皆可涵盖在以下本发明的范围内。
权利要求
1、一种可达成正面电导通的半导体芯片封装结构，其特征在于，包括封装单元，其具有至少一个中央容置槽及至少一个包围该至少一个中央容置槽的外围容置槽；至少一个半导体芯片，其容置于该至少一个中央容置槽内，并且该至少一个半导体芯片的上表面具有多个导电焊盘；基板单元，其容置于该至少一个外围容置槽内；第一绝缘单元，其具有至少一个形成于所述多个导电焊盘之间的第一绝缘层，以使得所述多个导电焊盘彼此绝缘；第一导电单元，其具有多个第一导电层，并且其中一个第一导电层成形于该第一绝缘层上且位于该至少一个半导体芯片的上方，其余的第一导电层的一端系分别电连接于所述多个导电焊盘；第二导电单元，其具有多个第二导电层，其中一个第二导电层成形于上述位于该至少一个半导体芯片上方的第一导电层上，其余的第二导电层分别成形于上述多个分别电连接于所述多个导电焊盘的第一导电层上；以及第二绝缘单元，其成形于所述多个第一导电层彼此之间及所述多个第二导电层彼此之间，以使得所述多个第一导电层彼此之间及所述多个第二导电层彼此之间产生电隔绝。
2、 如权利要求1所述的可达成正面电导通的半导体芯片封装结构，其特征在于该至少一个半导体芯片为发光二极管芯片，该封装单元为荧光材料或透明材料，并且所述多个导电焊盘分成正极焊盘及负极焊盘，此外该发光二极管芯片具有设置于所述多个导电焊盘的相反端的发光表面。
3、 如权利要求1所述的可达成正面电导通的半导体芯片封装结构，其特征在于该至少一个半导体芯片为光感测芯片或图像感测芯片，该封装单元为透明材料或透光材料，并且所述多个导电焊盘至少分成一个电极焊盘组及一个信号焊盘组。
4、 如权利要求1所述的可达成正面电导通的半导体芯片封装结构，其特征在于该至少一个半导体芯片为集成电路芯片，该封装单元为不透光材料，并且所述多个导电焊盘至少分成一个电极焊盘组及一个信号焊盘组。
5、 如权利要求1所述的可达成正面电导通的半导体芯片封装结构，其特征在于上述多个分别电连接于所述多个导电焊盘的第一导电层成形于该封装单元及该基板单元上。
6、 如权利要求1所述的可达成正面电导通的半导体芯片封装结构，其特征在于该第二绝缘单元的一部分覆盖于所述多个第二导电层上。
7、 一种可达成正面电导通的半导体芯片封装结构的制作方法，其特征在于，包括下列步骤提供至少两个半导体芯片，其中每一个半导体芯片具有多个导电焊盘；将附着性高分子材料粘贴于具有至少两个穿孔的基板单元的下表面；将上述至少两个半导体芯片容置于上述至少两个穿孔内并设置于该附着性高分子材料上，其中所述多个导电焊盘面向该附着性高分子材料；将封装单元覆盖于该基板单元、该附着性高分子材料、及上述至少两个半导体芯片上；将该封装单元反转并且移除该附着性高分子材料，以使得所述多个导电焊盘外露并朝上；成形具有多个第一导电层的第一导电单元，并且其中两个第一导电层分别位于该至少两个半导体芯片的上方，其余的第一导电层的一端分别电连接于所述多个导电焊盘；成形具有多个第二导电层的第二导电单元，并且其中两个第二导电层分别成形于上述位于该至少两个半导体芯片上方的两个第一导电层上，其余的第二导电层分别成形于上述分别电连接于所述多个导电焊盘的第一导电层上；成形具有多个绝缘层的绝缘单元于所述多个第一导电层彼此之间及所述多个第二导电层彼此之间，以使得所述多个第一导电层彼此之间及所述多个第二导电层彼此之间产生电隔绝；以及依序切割上述位于至少两个半导体芯片之间的第二导电单元、第一导电单元、基板单元、及封装单元，以形成至少两个单个的半导体芯片封装结构。
8、 如权利要求7所述的可达成正面电导通的半导体芯片封装结构的制作方法，其特征在于每一个半导体芯片为发光二极管芯片，该封装单元为荧光材料或透明材料，并且所述多个导电焊盘分成正极焊盘及负极焊盘，此外该发光二极管芯片具有设置于所述多个导电焊盘的相反端的发光表面。
9、 如权利要求7所述的可达成正面电导通的半导体芯片封装结构的制作方法，其特征在于每一个半导体芯片为光感测芯片或图像感测芯片，该封装单元为透明材料或透光材料，并且所述多个导电焊盘至少分成一个电极焊盘组及一个信号焊盘组。
10、 如权利要求7所述的可达成正面电导通的半导体芯片封装结构的制作方法，其特征在于每一个半导体芯片为集成电路芯片，该封装单元为不透光材料，并且所述多个导电焊盘至少分成一个电极焊盘组及一个信号焊盘组。
11、 如权利要求7所述的可达成正面电导通的半导体芯片封装结构的制作方法，其特征在于上述提供至少两个半导体芯片的步骤中，还进一步包括形成第一绝缘材料于该半导体芯片及所述多个导电焊盘上；以及移除部分的第一绝缘材料而形成第一绝缘层，以露出所述多个导电焊盘；其中，该第一绝缘材料以印刷、涂布、或喷涂的方式形成于该半导体芯片上，并且经过预烤程序以硬化该第一绝缘材料，然后通过曝光、显影、蚀刻、及烘烤过程的配合以移除上述部分的第一绝缘材料。
12、 如权利要求7所述的可达成正面电导通的半导体芯片封装结构的制作方法，其特征在于上述成形该第一导电单元及该第二导电单元的步骤中，还进一步包括形成第一导电材料于上述至少两个半导体芯片、该封装单元及该基板单元上并电连接于所述多个导电焊盘；移除部分的第一导电材料，以形成所述多个第一导电层；形成第二导电材料于所述多个第一导电层上；以及移除部分的第二导电材料，以形成所述多个第二导电层；其中，该第一导电材料及该第二导电材料皆以蒸镀、溅镀、电镀、或无电电镀的方式形成，然后通过曝光、显影及蚀刻过程的配合以移除上述部分的第一导电材料及第二导电材料。
13、 一种可达成正面电导通的半导体芯片封装结构，其特征在于，包括:封装单元，其具有至少一个中央容置槽及至少一个包围该至少一个中央容置槽的外围容置槽；至少一个半导体芯片，其容置于该至少一个中央容置槽内，并且该至少一个半导体芯片的上表面具有多个导电焊盘；基板单元，其容置于该至少一个外围容置槽内；第一导电单元，其具有多个第一导电层，并且其中一个第一导电层位于该至少一个半导体芯片的上方，其余的第一导电层的一端分别电连接于所述多个导电焊盘；第二导电单元，其具有多个第二导电层，其中一个第二导电层成形于上述位于该至少一个半导体芯片上方的第一导电层上，其余的第二导电层分别成形于上述多个分别电连接于所述多个导电焊盘的第一导电层上；以及绝缘单元，其成形于所述多个第一导电层彼此之间及所述多个第二导电层彼此之间，以使得所述多个第一导电层彼此之间及所述多个第二导电层彼此之间产生电隔绝。
14、 如权利要求13所述的可达成正面电导通的半导体芯片封装结构，其特征在于该至少一个半个导体芯片为发光二极管芯片，该封装单元为荧光材料或透明材料，并且所述多个导电焊盘分成正极焊盘及负极焊盘，此外该发光二极管芯片具有设置于所述多个导电焊盘的相反端的发光表面。
15、 如权利要求13所述的可达成正面电导通的半导体芯片封装结构，其特征在于该至少一个半导体芯片为光感测芯片或图像感测芯片，该封装单元为透明材料或透光材料，并且所述多个导电焊盘至少分成一个电极焊盘组及一个信号焊盘组。
16、 如权利要求13所述的可达成正面电导通的半导体芯片封装结构，其特征在于该至少一个半导体芯片为集成电路芯片，该封装单元为不透光材料，并且所述多个导电焊盘至少分成一个电极焊盘组及一个信号焊盘组。
17、 如权利要求13所述的可达成正面电导通的半导体芯片封装结构，其特征在于上述分别电连接于所述多个导电焊盘的第一导电层成形于该封装单元、该基板单元、及该至少一个半导体芯片上。
18、 如权利要求13所述的可达成正面电导通的半导体芯片封装结构，其特征在于该第二绝缘单元的一部分覆盖于所述多个第二导电层上。
全文摘要
本发明提供一种可达成正面电导通的半导体芯片封装结构及其制作方法。该封装结构包括封装单元、半导体芯片、基板单元、第一绝缘单元、第一导电单元、第二导电单元、及第二绝缘单元。该封装单元具有用于容置该半导体芯片的中央容置槽及用来容置该基板单元的外围容置槽。该半导体芯片具有多个导电焊盘。该第一绝缘单元具有形成于多个导电焊盘之间的第一绝缘层。该第一导电单元具有多个第一导电层。该第二导电单元具有多个成形于多个第一导电层上的第二导电层。该第二绝缘单元成形于多个第一导电层彼此之间及多个第二导电层彼此之间。本发明可省略打线工艺并且可免去因打线而出现电接触不良的情况。
文档编号H01L21/50GK101567344SQ20081009120
公开日2009年10月28日 申请日期2008年4月21日 优先权日2008年4月21日
发明者张云豪, 汪秉龙, 萧松益, 陈政吉 申请人:宏齐科技股份有限公司