专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件，特别涉及一种半导体器件及其制造方法。
背景技术：
一种沟槽型金属氧化物半导体(沟槽MOS)晶体管可用作功率晶体管。 功率沟槽MOS晶体管明显不同于典型的MOS晶体管之处在于，功率沟
槽MOS晶体管的沟道是在垂直方向而非水平方向形成的。
功率沟槽MOS晶体管包括作为输出区域形成于晶圆的背面的垂直沟道
和漏极。
功率沟槽MOS晶体管适合使用小面积进行高电流和高电压操作。为了 将高电压施加于功率沟槽MOS晶体管，轻掺杂漏极区(漂移区)被形成至 足够大的长度。
因为电子在功率沟槽MOS晶体管中垂直移动，可垂直形成轻掺杂漏极 区(漂移区)以增加耐压，而不必通过调整垂直掺杂分布(doping profile) 来增加芯片的面积。所以，采用小面积即可进行高耐压和高电流操作。
因为功率沟槽MOS晶体管一般采用单层硅衬底制作，功率沟槽MOS晶 体管适合于单个产品。但是，上述功率沟槽MOS晶体管的结构不易在与MOS 晶体管相同的芯片上提供功率沟槽MOS晶体管。
发明内容
本发明实施例提供了一种包括可高度集成的沟槽MOS晶体管的半导体 器件及该半导体器件的制造方法。
在一个实施例中，该半导体器件包括第一导电型阱，位于半导体衬底 内；第二导电型阱，位于第一导电型阱上；第一沟槽，通过除去部分的第二 导电型阱和第一导电型阱形成；栅极，设置于第一沟槽内，其中栅极电介质 位于栅极电极与第一沟槽壁之间；第一导电型源极区和第二导电型体区，位于第二导电型阱上，第一导电型源极区围绕栅极的横向表面；以及共同漏极， 位于栅极之间，共同漏极连接到第一导电型阱。
在另一个实施例中，半导体器件的制造方法包括以下步骤在半导体衬 底内顺序形成第一导电型阱和第二导电型阱；除去部分的第二导电型阱和第 一导电型阱以形成多个第一沟槽；在第一沟槽之间形成第二沟槽；在每一个 第一沟槽内形成栅极；在第二沟槽内形成共同漏极；以及在栅极与共同漏极 之间的第二导电型阱上，形成第一导电型源极区和第二导电型体区。
一个或更多实施例的细节在下面的附图和说明中给出。其他特征将由说 明和附图及权利要求而变得明显。
图1是根据一个实施例的半导体器件的视图2至图9是根据一个实施例的半导体器件的制造过程的示意图。
具体实施例方式
现在根据实施例，参考附图描述一种半导体器件及该半导体器件的制造 方法。
图1是根据一个实施例的半导体器件的视图。
参考图l，根据一个实施例的半导体器件包括第一导电型深阱15，第
二导电型浅阱17，多个栅极电极45，源极区60，第二导电型体区(body region) 70，和共同漏极35。第一导电型深阱15设于半导体衬底10上。第二导电型 浅阱17设于第一导电型深阱15上。多个栅极电极45可形成于通过选择性除 去部分的第二导电浅阱17和第一导电型深阱15而设置的沟槽41中。栅极电 介质42设于栅极电极45与沟槽41的壁之间。源极区60和第二导电型体区 70设于第二导电型浅阱17上。源极区60可围绕栅极电极45的横向表面。 共同漏极35设于栅极电极45之间。共同漏极35可与第一导电型深阱15相 连接。在一个实施例中，共同漏极35可与第一导电型深阱15接触。
根据第一导电型为N型而第二导电型为P型的实施例，半导体衬底10 可包括P型衬底、和设于半导体衬底10上的p外延层11。
另外，可以高浓度注入N型杂质离子以形成第一导电型深阱15，而且可以高浓度注入P型杂质离子以形成第二导电型浅阱17。
共同漏极35可形成于通过选择性除去部分的第二导电型浅阱17和第一 导电深阱15而设置的第二沟槽31内。在第二沟槽31中第一电介质32可围 绕共同漏极35。共同漏极35的部分的较低区域可与第一导电型深阱15接触。
在进一步的实施例中，如图1所示，也可在第二沟槽31中设置漏极多晶 硅层33、和第二电介质34以围绕共同漏极35。
在一个实施例中，可沉积高浓度第一导电型材料以形成共同漏极35。例 如，可采用化学气相沉积(CVD)工艺来沉积包括高浓度N型杂质离子的材 料，以形成共同漏极35。
栅极电极45的栅极电介质42可用与共同漏极35的第一电介质32和第 二电介质34相同的材料制成。例如，栅极电介质42、第一电介质32、和第 二电介质34可包括热氧化层。第二电介质34可包括氧化层。
根据特定实施例，栅极电极45可具有六边形形状，而共同漏极35可设 于栅极电极45之间。
高浓度第一导电型埋层13可设置于半导体衬底10与第一导电型深阱15 之间。
在一个实施例中，高浓度第一导电型插塞20可设于共同漏极35与第一 导电型埋层(buried layer) 13之间。
根据一个实施例的半导体器件包括具有向上-漏极(up-drain)结构的共 同漏极，以提供低输出阻抗和高频特性。向上-漏极结构是一种漏极与其他元 件处于相同平面中的结构。
因为共同漏极35设于栅极电极45之间，电流路径很短，所以采用小面 积就获得了低输出阻抗。
根据包括具有六边形形状的栅极单元和设于栅极电极45之间的共同漏 极35的许多实施例，该半导体器件可被高度集成。
图2至8是根据一个实施例的半导体器件的制造过程的示意图。
参考图2，可将第一导电型杂质离子以高浓度注入半导体衬底10以形成 第一导电型埋层13。在许多实施例中，半导体衬底10可包括外延层11。
在一个实施例中，半导体衬底10可包括P型衬底，而外延层ll可以是 P外延层。以下，外延层11将被称为P外延层。第一导电型埋层13可以是N型埋层。根据一个实施例，可将N型杂质 离子以高浓度注入包括P外延层11的半导体衬底10，以形成第一导电型埋 层13。根据另一个实施例，在生长P外延层11以形成第一导电型埋层13之 前，可将N型杂质离子以高浓度注入半导体衬底IO。在这样一个实施例中， 当生长其中注入有高浓度N型杂质离子的半导体衬底10以形成外延层时， 将第一导电型埋层13设于半导体衬底10与P外延层11之间。
第一导电型埋层13可有效降低要在后续工艺中形成的漏极的阻抗。在特 定实施例中，可省略第一导电型埋层13，以简化根据一个实施例的半导体器 件制造工艺。
再参考图2，可在第一导电型埋层13上形成第一导电型深阱15。第一导 电型深阱15可通过将第一导电型杂质离子注入包括第一导电型埋层13的 P外延层ll而形成。在一个实施例中，第一导电型杂质离子可包括N型杂 质离子。可以高能量注入N型杂质离子以形成第一导电型深阱15。
可在第一导电型深阱15上形成第二导电型浅阱17。第二导电型浅阱17 可通过将第二导电型杂质离子注入第一导电型深阱15而形成。在一个实施例 中，第二导电型杂质离子可包括P型杂质离子。P型杂质离子可以与N型杂 质离子注入相比相对低的能量注入。
如图2所示，第一导电型深阱15和第二导电型浅阱17是顺序堆叠于半 导体衬底10上的。
参考图3，可选择性除去部分的半导体衬底10，以形成第一沟槽41和第 二沟槽31。被除去的部分的半导体衬底IO可以是第二导电型浅阱17的区域 和一部分的设于第二导电型浅阱17之下的第一导电型深阱15。第一沟槽41 被设置用于形成栅极，而第二沟槽31被设置用于形成漏极。
根据一个实施例，可形成多个第一沟槽41,然后可将第二沟槽31设于 第一沟槽41之间。在一个实施例中，第一和第二沟槽可同时形成。
如图1所示，第一沟槽41可具有六边形形状(在平面视图中)。在另一 个实施例中，第一沟槽41可具有四边形形状。根据特定实施例，第二沟槽 31可具有的宽度的范围为第一沟槽41的宽度的大约1.5到3倍。
第二沟槽31的侧表面可与第一沟槽41的侧表面相对应，例如如图1所 示。所以，栅极之间的共同漏极35可被共同使用。因此，可高度集成半导体器件，而源极与共同漏极35之间的电流路径可很短，因而降低输出阻抗。
参考图4，可在第一沟槽41和第二沟槽31中沉积电介质，以分别形成 栅极电介质42和第一电介质32。栅极电介质42和第一电介质32可包括热 氧化层。栅极电介质42和第一电介质32可同时形成。
参考图5，可在具有栅极电介质42的第一沟槽41内形成多晶硅层43。 多晶硅层43可包括非掺杂多晶硅。在一个实施例中，第一沟槽41可采用化 学气相沉积(CVD)法以多晶硅层43填充。
在沟槽41内形成多晶硅层43的过程中，多晶硅也可沉积在第二沟槽31 内。即，漏极多晶硅层33可形成于具有第一电介质32的第二沟槽31内。
因为第二沟槽31具有的宽度大于第一沟槽41的宽度，即使以漏极多晶 硅层43完全填充了第一沟槽41，也只有第二沟槽31的侧壁和底表面设置有 漏极多晶硅层43。这里，当以多晶硅完全填充第一沟槽41时，在第二沟槽 31中具有足够宽度的空间仍然保持开放。
可通过离子蚀刻法除去留在第二沟槽31的底表面上的漏极多晶硅层33， 以暴露位于第二沟槽31的底表面处的第一电介质32。
参考图6，为了形成栅极，可将第一导电型杂质离子注入填充于第一沟 槽41中的多晶硅层43，然后对经过离子注入的多晶硅层进行热处理以形成 栅极电极45。例如，第一导电型杂质离子可包括N型杂质离子。g卩，可采用 离子注入方法将N型杂质离子注入多晶硅层43，然后对经过离子注入的多晶 硅层进行热处理以形成栅极电极45。
当形成栅极电极时，可同时在第二沟槽31内执行第一导电型杂质离子注 入工艺和热处理工艺。在这一点，因为第二沟槽31底表面的第一电介质32 是暴露的，所以可将第一导电型杂质离子注入第一导电型深阱15。
因此，第一导电型插塞20形成于位于第二沟槽31之下的第一导电型深 阱15中。第一导电型插塞20可连接到第一导电型埋层13。
因为第一导电型插塞20连接到第一导电型埋层13，所以可降低在后续 工艺形成于第一导电型插塞20上的共同漏极35的输出阻抗。
参考图7，可在第二沟槽!31内形成第二电介质34。例如，可禾用CVD 法在半导体衬底10上沉积氧化硅，以形成第二电介质34。然后，通过离子 蚀刻法除去部分的第二电介质34，这样使得第一导电型插塞20暴露而第二电介质34保留在漏极多晶硅层43的侧壁上。
第二电介质34可用于降低体区70与形成于第二沟槽31中的共同漏极 35之间的寄生电容(参考图9)。此外，第二电介质34可增加绝缘电压。
在用于除去第二电介质34的离子蚀刻工艺中，除去了一部分的第一电介 质32，从而暴露出第二沟槽31的底表面。
参考图8，可在第二沟槽31内形成共同漏极35。在一个实施例中，共同 漏极35是通过在第二沟槽31内沉积高掺杂第一导电型多晶硅而形成的。第 一导电型多晶硅可包括高掺杂N型多晶硅。
在一个实施例中，可采用CVD法在第二沟槽31内沉积N型多晶硅，这 样以N型多晶硅填充第二沟槽31,从而形成共同漏极35。留在共同漏极35 以外的区域中的N型多晶硅可采用离子蚀刻法或化学机械抛光(CMP)法除 去。
以第一导电型多晶硅填充第二沟槽31，以形成栅极电极45之间的共同 漏极35。因此，共同漏极35可具有向上-漏极结构。
因为共同漏极35具有向上-漏极结构，所以形成有共同漏极35的晶体管 可具有低输出阻抗和高频特性。
参考图9，可将第一导电型杂质离子注入设置在半导体衬底10的上部的 第二导电型浅阱17中，以限定源极区60。可将第二导电型杂质离子注入第 二导电型浅阱17中的源极区的侧面以限定体区70。
在一个实施例中，源极区60的第一导电型杂质离子可包括N型杂质离 子。可将N型杂质离子注入第二导电型浅阱17，这样使得N型杂质离子围 绕栅极电极45以限定源极区60。
体区70的第二导电型杂质离子可包括P型杂质离子。可将P型杂质离 子注入第二导电型浅阱17，以限定位于源极区60与共同漏极35的第一电介 质32之间的体区70。
如上所述，当用于形成栅极的第一沟槽41具有六边形形状时，栅极电极 45具有六边形形状。还有，包括源极区60的栅极单元、体区70、第一电介 质32、漏极多晶硅层33、和围绕栅极电极45的第二电介质34具有六边形形 状。
所以，可以这样的方式设置具有六边形形状的多个栅极单元，即围绕着给定的栅极单元来设置相邻的栅极单元，而将具有向上-漏极结构的共同漏极
35设于栅极单元之间，由此实现半导体器件的集成。
在本实施例中，形成第一导电型埋层13的工艺和形成第一导电型插塞 20及第二导电型浅阱17的工艺可与形成CMOS晶体管的工艺一起执行。
另外，在用于形成栅极和共同漏极35的沟槽41和31形成之后，半导体 器件的其余工艺也可与形成CMOS晶体管的工艺一起执行。
因此，可通过附加一个简单的工艺来形成包括具有向上-漏极结构的共同 漏极的沟槽MOS晶体管。
因为栅极单元是彼此相邻地设置的，该半导体器件适合用于具有大电流 驱动能力的晶体管。
虽然以上将栅极单元描述为包括在具有六边形形状的沟槽单元中的一个 栅极电极，本发明的实施例不限于此。例如，栅极单元可包括在沟槽单元中 的多个沟槽栅极，因此增加了其尺寸。
因为除了 CMOS晶体管工艺之外，沟槽MOS晶体管可包括双极晶体管、 扩展(Extended) MOSFET、和横向DMOS中的至少一个，所以沟槽MOS 晶体管可形成于相同的芯片中。
根据该半导体器件和该半导体器件的制造方法的一个实施例，沟槽MOS 晶体管可与CMOS晶体管形成于相同的芯片上。
因为形成了具有向上-漏极结构的共同漏极，所以沟槽MOS晶体管可具 有低输出阻抗和高频特性。
还有，沟槽MOS晶体管可以低成本与CMOS晶体管形成于相同的衬底上。
因为共同漏极形成于栅极电极之间，所以电流路径可很短，因此采用小 面积而获得了低输出阻抗。
栅极单元可具有六边形形状，其中共同漏极形成于栅极电极之间，这样 就能够高度集成半导体器件。
在本说明书中对于"一个实施例"、"一个实施例"、"示例性的实施 例"等的任何引用，意思都是联系该实施例所描述的特定的特征、结构、或 特性包括在所公开的至少一个实施例中。在本说明书中各处出现的这种措词 不必都指相同的实施例。进一步地，当联系任何一个实施例来描述一个特定的特征、结构、或特性时，应理解为联系其他实施例来实现这样的特征、结 构、或特性处于本领域技术人员的范围内。
虽然以上参考一些示例性的实施例描述了本发明，但应该理解本领域技 术人员可构想出将落入本发明的原理的精神和范围内的许多其他的改进和实 施例。更具体地，在本说明书、附图和所附权利要求范围内，在组成部分和/ 或主要方案的设置上可以有各种变形和改进。除了在组成部分和/或主要方案 的设置上的变形和改进之外，替代性的应用对于本领域技术人员来说也是明 显的。
权利要求
1、一种半导体器件，包括第一导电型阱，位于半导体衬底内；第二导电型阱，位于所述第一导电型阱上；第一沟槽，穿过所述第二导电型阱和一部分的所述第一导电型阱；栅极，位于所述第一沟槽内，其中栅极电介质位于所述第一沟槽的壁与所述栅极之间；第一导电型源极区，位于所述第二导电型阱上并围绕所述栅极的横向表面；第二导电型体区，位于所述第二导电型阱上并围绕所述第一导电型源极区的横向表面；以及共同漏极，设置于所述栅极与至少一个相邻栅极之间，其中所述共同漏极连接到所述第一导电型阱。
2、 根据权利要求1所述的半导体器件，其中所述共同漏极设置于第二沟 槽内，其中所述第二沟槽穿过所述第二导电型阱和一部分的第一导电型阱。
3、 根据权利要求2所述的半导体器件，其中所述第二沟槽的宽度范围为 所述第一沟槽的宽度的大约1.5到大约3倍。
4、 根据权利要求2所述的半导体器件，进一步包括在所述第二沟槽内 的第一电介质，位于所述第二沟槽的侧壁与所述共同漏极之间。
5、 根据权利要求2所述的半导体器件，进一步包括顺序设置于所述第 二沟槽内的第一电介质、漏极多晶硅和第二电介质，位于所述第二沟槽的侧 壁与所述共同漏极之间。
6、 根据权利要求5所述的半导体器件，其中所述栅极电介质和所述第一 电介质中的每一个包括热氧化层。
7、 根据权利要求6所述的半导体器件，其中所述第二电介质包括氧化层。
8、 根据权利要求1所述的半导体器件，其中所述共同漏极包括高浓度第 一导电型材料。
9、 根据权利要求1所述的半导体器件，其中所述共同漏极与所述第一导 电型阱接触。
10、 根据权利要求1所述的半导体器件，进一步包括； 高浓度第一导电型埋层，位于所述第一导电型阱之下；以及 高浓度第一导电型插塞，位于所述共同漏极与所述第一导电型埋层之间。
11、 一种半导体器件的制造方法，包括以下步骤 在半导体衬底内顺序形成第一导电型阱和第二导电型阱； 通过除去第一部分的所述第二导电型阱和第一导电型阱而形成多个第一沟槽；通过除去第二部分的所述第二导电型阱和所述第一导电型阱，在所述第 一沟槽之间形成第二沟槽；在每一个所述第一沟槽内形成栅极；在所述第二沟槽内形成共同漏极；以及在所述栅极与所述共同漏极之间的所述第二导电型阱上，形成第一导电 型源极区和第二导电型体区。
12、 根据权利要求11所述的方法，其中所述第二沟槽的宽度大于每个所 述第一沟槽的宽度。
13、 根据权利要求11所述的方法，其中形成所述栅极的步骤包括以下步骤在所述第一沟槽内形成栅极电介质；在所述栅极电介质上形成多晶硅层；以及将第一导电型杂质离子注入所述多晶硅层以形成栅极电极。
14、 根据权利要求11所述的方法，其中形成所述共同漏极的步骤包括以 下步骤在所述第二沟槽内形成第一 电介质； 除去部分的第一电介质以暴露所述第二沟槽的底表面； 将第一导电型杂质离子注入所述第二沟槽的被暴露的底表面；以及 在所述第二沟槽内沉积第一导电型多晶硅层。
15、 根据权利要求11所述的方法，其中形成所述共同漏极的步骤包括以 下步骤在所述第二沟槽内形成第一 电介质； 在所述第一 电介质上沉积漏极多晶硅层；选择性蚀刻所述漏极多晶硅层以暴露所述第二沟槽的底表面上的所述第一电介质；在所述漏极多晶硅层上形成第二电介质；选择性除去部分的所述第二电介质和第一电介质以暴露所述第二沟槽的 底表面；将第一导电型杂质离子注入所述第二沟槽的被暴露的底表面；以及 在所述第二沟槽内沉积第一导电型多晶硅层。
16、 根据权利要求11所述的方法，其中在每一个所述第一沟槽内形成所述栅极和在所述第二沟槽内形成所述共同漏极的步骤包括以下步骤 在每一个所述第一沟槽和第二沟槽内形成第一绝缘层；以及在所述第一绝缘层上沉积多晶硅层，直至以所述多晶硅层完全填充每一 个所述第一沟槽为止。
17、 根据权利要求16所述的方法，其中在所述第二沟槽内形成所述共同 漏极的步骤进一步包括以下步骤除去位于所述第二沟槽的底部上的部分多晶硅层；在从所述第二沟槽的底部除去所述多晶硅层后，在所述第二沟槽内留下 的所述多晶硅层的暴露的侧壁上形成第二绝缘层；以及 在所述第二沟槽内沉积第二多晶硅层。
18、 根据权利要求16所述的方法，其中在每一个所述第一沟槽内形成所 述栅极的步骤进一步包括以下步骤将第一导电型杂质离子注入完全填充每 个所述第一沟槽的所述多晶硅层；并且其中在所述第二沟槽内形成所述共同漏极的步骤进一步包括以下步骤 除去位于所述第二沟槽的底部上的部分多晶硅层，以暴露位于所述第二沟槽 的底部上的部分第一绝缘层，其中在将所述第一导电型杂质原子注入所述多 晶硅层的过程中，所述第一导电型杂质离子也穿过位于所述第二沟槽的底部 上的所述部分第一绝缘层而被注入位于所述第二沟槽之下的所述衬底，因此 形成第一导电型插塞。
19、 根据权利要求11所述的方法，进一步包括以下步骤在位于所述第 一导电型阱之下的所述半导体衬底内形成高浓度第一导电型埋层。
20、 根据权利要求11所述的方法，进一步包括以下步骤在所述第二沟槽之下形成第一导电型插塞，其中所述第一导电型插塞连接到所述高浓度第 一导电型埋层。
全文摘要
提供了一种半导体器件及其制造方法。该半导体器件可提供具有向上漏极的沟槽MOS晶体管。该半导体器件可包括半导体衬底上的第一导电型阱、第一导电型阱上的第二导电型阱、通过除去部分的第二导电型阱上的第一导电型阱而形成的沟槽；设置于沟槽内的栅极，其中栅极介电质位于每个栅极与沟槽壁之间；位于第二导电型阱上的第一导电型源极区和第二导电型体区，第一导电型源极区围绕栅极的横向表面；以及位于栅极之间的共同漏极，共同漏极连接到第一导电型阱。本发明能够以低成本形成包括具有低输出阻抗和高频特性的沟槽MOS晶体管，采用小面积来获得低输出阻抗，并可高度集成半导体器件。
文档编号H01L27/088GK101290936SQ20081009221
公开日2008年10月22日 申请日期2008年4月17日 优先权日2007年4月17日
发明者张炳琸 申请人:东部高科股份有限公司