可高速擦除的电荷捕捉存储单元的制作方法

专利名称：可高速擦除的电荷捕捉存储单元的制作方法
技术领域：
本发明有关于闪存技术，且特别是有关于适用于高速擦除及编程 操作的具有可扩縮性的电荷捕捉存储器技术。
背景技术：
闪存(flashmemory)为非易失性整合电路存储器技术中的一种类 型，传统的闪存中是应用浮置栅极存储单元。随着存储器装置的集成 度增加，浮置栅极存储单元之间愈来愈靠近，使得储存于相邻浮置栅 极中的电荷的相互干扰逐渐成为一个问题。因此，以浮置栅极存储单 元为基础的闪存，其提升集成度的能力受到了限制。另一种应用于闪 存的存储单元类型为一电荷捕捉存储单元，其是利用一介电电荷捕捉 层取代浮置栅极。电荷捕捉存储单元中是使用介电电荷捕捉材料，不 会造成如浮置栅极技术所遭遇的存储单元间干扰的现象，预期可应用 于较高集成度的闪存中。
典型的电荷捕捉存储单元包括一场效晶体管(FET)结构，其具有 一源极、 一漏极以及一栅极。源极及漏极通过一沟道分隔开，栅极通 过一介电材料堆栈与沟道分隔开。介电材料堆栈包括一隧穿介电层、 电荷储存层及一阻挡介电层。依照先前技术中称之为SONOS装置的设 计，源极、漏极及沟道是形成于一硅衬底(S)中，隧穿介电层是由硅 氧化物(0)形成，电荷捕捉层是由一硅氮化物(N)形成，阻挡介电 层是由一硅氧化物(0)形成，而栅极包括多晶硅(S)。此种SONOS 装置是利用常见偏压技术中的一种来产生电子隧穿，藉以进行编程操 作，并且利用空穴隧穿或电子释放(de-trapping)来进行擦除操作。为 了使擦除操作能够具有实际可应用的操作速度，隧穿介电层必须相当 的薄(小于30A)。然而，在这样的厚度状态下，存储单元具有低于 传统浮置栅极技术的耐受性及数据保存特性。此外，当隧穿介电层具
有相对较厚的厚度时，进行擦除操作所需的电场会导致电子自栅极穿 过阻挡介电层的现象。电子注入会造成一种擦除饱和的现象，于此状
况下，电荷捕捉装置的电荷电平会朝向一平衡电平(equilibrium level) 趋近。详见由吕(Lue)等人所发明，名称为「电荷捕捉非易失性存储 器的电荷平衡擦除操作机制」的编号第7,075，828号的美国专利。然而， 若擦除饱和电平过高，存储单元会根本无法进行擦除的动作，抑或编 程状态及擦除状态之间的临界范围过小，无法进行各项应用。
就一方面来说，目前已研究出一种技术，在擦除操作所需的高电 场条件下，可用来提升阻挡介电层减缓栅极电子注入的能力。详见由 郑(Zheng)等人发明，名称为「具有高i力函数栅极的存储器装置以及 拭除该装置的方法」，于2005年6月28日核发的编号第6,912,163号 的美国专利；由施(Shih)等人发明，名称为「具有高功函数栅极与 电荷平衡的电荷陷入非易失存储器的操作机制」的编号第7,164,603号 的美国专利；由辛(Shin)等人于2003年国际电子元件大会(正DM) 发表，标题为「一种具有氧化铝(A1203)或上氧化层的高可靠性SONOS 型式的NAND快闪存储单元」(MANOS)的论文；以及，由辛(Shin) 等人于2005年国际电子元件大会发表，标题为「一种使用63纳米工 艺技术以应用于多层千兆位快闪电子式可擦除可编程只读存储器 (Multi-Gigabit Flash EEPROM)的新颖NAND型式的MONOS存储器」 的论文。在前述参考文件中，第二件由辛等人所发表的论文，是描述 一种SONOS型式的存储器。其中，栅极是应用氮化钽(tantalum nitride) 材料，阻挡介电层是应用氧化铝(aluminumoxide)材料(称之为TANOS 装置)，可维持大约4纳米的相对较厚的隧穿介电层。氮化钽的相对 较高的功函数是抑制电子注入穿过栅极，相较于用在隧穿介电层的电 场，氧化铝的高介电常数是縮减穿过阻挡介电层的电场强度。辛等人 是描述一种关于存储单元击穿电压、氧化铝层厚度及隧穿介电层厚度 之间的权衡选择。由于TANOS装置中二氧化硅隧穿介电材料具有4 纳米的厚度，为了达到不同的擦除速率，提出相对较高的不同擦除电 压。擦除速率的提升需要通过提高施加的电压，或者减少隧穿介电层 的厚度来达成。然而，擦除操作的电压的增加，受到了击穿电压的限制，而隧穿介电层厚度的减少，受到了上述关于电荷保存能力及擦除 饱和等议题的限制。
另一方面，目前已研究出一种技术，可增进隧穿介电层的表现， 以应用于较低电场的擦除操作。详见由吕等人发明，名称为「非易失 性存储单元、包括其存储阵列以及操作存储单元及存储阵列的方法」，
于2006年9月7日公开的公开号第2006/0198189 Al号美国专利(描 述一BE-SONOS装置)；由吕等人于2005年12月的电气电子工程师 协会期刊(正EE)发表，标题为「BE-SONOS: —种具有良好效能及 可靠性的带隙加工SONOS」的论文；以及，王(Wang)等人于2007 年5月的电气电子工程师协会期刊发表，标题为「带隙加工SONOS (BE-SONOS)闪存的可靠性及工艺的影响」论文。又，详见由哈塔 洽亚(Bhattacharyya)发明，名称为「新颖的低功率非易失存储器和栅 极堆栈」，于2006年11月23日公开的公开号第2006/0261401 Al号 的美国专利。
BE-SONOS技术已被证明可提供杰出的效能，克服了习知SONOS 型式的存储器关于擦除速率、耐受性及电荷保存能力等许多议题。然 而，擦除饱和的问题仍持续限制装置的操作变量。此外，随着装置尺 寸的縮小，预期擦除饱和的问题更会被凸显出来。因此，目前存在一 种有关于新存储器技术的需求，此新存储器技术可克服习知技术中关 于擦除饱和的问题，而且可应用于极小型的存储器装置中。

发明内容
有鉴于此，本发明的主要目的在于提供一种带隙加工电荷捕捉存 储单元，包括一电荷捕捉元件。电荷捕捉元件是由一阻挡层与一金属 或金属化物栅极分离，并且通过一加工隧穿介电材料与包括沟道的半 导体衬底分离。阻挡层为具有高介电常数k的材质，例如氧化铝。金 属或金属化合物栅极，例如是铂金属栅极。加工隧穿介电材料包括不 同材料的组合，此些材料具有可忽略的电荷捕捉效率，以及能带偏移 的特性。能带偏移的特性包括一相对较大的空穴隧穿势垒高以及价带 能级增加，此相对较大的空穴隧穿势垒高对应于此些材料与半导体衬底接面处的一薄层区域处。如此使得距离沟道表面或接面例如是小于2 纳米的一第一偏移位置，具有相对较低的空穴隧穿势垒高。能带偏移 的特性亦包括导带能级增加，其是通过提供相对较高的空穴隧穿势垒 高的一薄层达成，此薄层位于与沟道表面距离超过2纳米的一第二偏 移位置。此些特性是将具有一相对较低空穴隧穿势垒高的材料与电荷 捕捉层隔开。采用此处所描述的存储单元，可在不发生擦除饱和的情 况下取得极高的擦除速率，提供优于习知技术的存储窗值及操作速率。
于第一偏移位置的价带能级，是使一电场足以诱发空穴隧穿通过 半导体衬底及偏移位置间的薄层区域，并且足以将偏移位置后的价带 能级提高至一电平，此电平可有效消除位于偏移位置后的加工隧穿介 电层中的空穴隧穿势垒。此结构可达成高速的电场辅助空穴隧穿，同 时有效避免通过加工隧穿介电材料的电荷泄漏。电荷泄漏发生于电场 消失，或由其它功能的操作所诱发的微小电场存在时，例如从存储单 元进行数据读取时，或编程邻近存储单元时。
于一典型的装置中，加工隧穿介电层是由一超薄(例如小于等于
15 A或者小于等于20 A)的氧化硅层01 、 一超薄(例如小于等于30 A) 的氮化硅层Nl及一超薄(例如小于等于30 A)的氧化硅层02所组成。 其是导致于一偏移位置的价带能级增加约2.6eV，此偏移位置与半导体 衬底接面的距离小于等于15 A。 02层是于一第二偏移位置(例如距离 接面35至45A处)，通过较低价带能级的区域(较高空穴隧穿势垒) 将N1层与电荷捕捉层分离。由于第二偏移位置距离接面较远，足够在 接面及第一偏移位置间诱发空穴隧穿的电场，亦将价带能级提高至可 有效消除空穴隧穿势垒的一电平。因此，02层不会显著地干扰电场辅 助空穴隧穿，同时可增进加工隧穿介电材料阻挡低电场时泄漏的能力。
于一典型的存储器中，阻挡介电结构是由氧化铝组成。由于氧化 铝具有两倍于氧化硅的介电常数(K值大约为7或8)，因此相较于隧 穿介电层中的电场强度，阻挡介电结构中的电场强度相对较低。
本发明结合了 相对于隧穿介电层降低阻挡介电层中电场的技术， 以及减少在不发生擦除饱和的条件下达成高速擦除的电场大小的技 术。藉以形成大于习知技术的一存储窗值，且存储单元是具有良好的
电荷保存能力以及耐受性。
本发明是描述一种电荷捕捉存储器，包括一存储单元阵列，其中 的各存储单元包括具有一沟道的一半导体衬底、 一源极端及一漏极 端。沟道具有一沟道表面，源极端及漏极端邻接于沟道。隧穿介电层 设置于沟道表面上，且特征在于具有可忽略的电荷捕捉效率以及能带 偏移技术。
一电荷捕捉介电层设置于隧穿介电层上， 一阻挡介电层设置于电荷捕捉层上。阻挡介电层包括介电常数k大于3.9的一材料，且 较佳地包括氧化铝或其它介电常数k大于等于约7的材料。栅极设置于阻挡介电层上，并且包括位于阻挡介电层上的一金属或其它导体材料。本发明的实施例可应甩具有相对较高功函数(例如大于4.5eV)的 材质作为栅极，例如钼。
该电荷捕捉存储器还包括 一电路，耦接于该存储单元阵列，用
以施加偏压至选定的存储单元，以便进行读取、编程及擦除操作。 此处所述的技术中，通过栅极及装置的衬底的偏压小于或等于20V，其适当地小于擦除操作的击穿电压，并且表现出边界移动(threshold shift)的现象，以维持高达7V或更多的存储窗值。此外， 此处所描述的装置中，于擦除操作期间所施加的偏压，是诱发通穿过 隧穿介电层且小于14MV/cm的一电场。在不发生擦除饱和的情况下， 可在少于10ms的时间内达成高于5V的边界移动。电路可与此处描述 的电荷捕捉存储单元组合应用，以达成在不发生擦除饱和的情况下， 于10ms以内的时间里进行大于5V的负边界移动。并且由于利用小于 15V的偏压即可达成快于10ms的擦除速率，可应用于极小规模并且具 有相对低的击穿电压的装置中。
于编程期间施加的偏压，同样地可通过电子隧穿通过隧穿介电层， 进行极高速的编程操作。于一些实施例中，可在少于lms的时间内达 成大于5V、甚至高达7V的正边界移动。于其它实施例中，更可在少 于0.1ms的时间内达成。
此处描述的存储单元，可提供具有相对大存储窗值(大于7V)的 快闪技术，并且具有优良的数据保存能力。再者，此处所述的存储单 元可适用于50nm、 40nm以及更小等级的工艺。
为让本发明的上述内容能更明显易懂，下文特举较佳的实施例， 并配合所附图式，作详细说明如下。


图1绘示依照本发明一实施例的存储单元的示意图2绘示于低电场时包含能带偏移技术的隧穿介电层的能带图，
即电荷存储状态的能带图3绘示于高电场时包含能带偏移技术的隧穿介电层的能带图； 图4绘示依照本发明一实施例的存储单元进行擦除操作时的电场
强度的示意图5绘示应用依照本发明的存储单元的NAND型式的存储器示意
图6绘示依照本发明的依NAND型式配置的存储单元沿垂直字线 方向的剖面图7绘示依照本发明的依NAND型式配置的存储单元沿字线方向 的剖面图8绘示应用依照本发明的存储单元的集成电路存储器及偏压电 路的功能方块图9绘示依照本发明一实施例的存储单元的多个擦除偏压的擦除 曲线的平带电压与擦除偏压时间的曲线图10绘示比较其它电荷捕捉存储单元结构的擦除曲线与依照本发 明的存储单元的擦除曲线的平带电压与擦除偏压时间的曲线图11绘示应用瞬态分析比较不同偏压时其它电荷捕捉存储单元结 构及依照本发明的存储单元的电流密度相对于隧穿介电层电场关系的 曲线图12绘示依照本发明于隧穿介电层中具有多个偏移位置的存储单 元的擦除曲线的曲线图13绘示依照本发明一实施例的存储单元的依照不同编程偏压的 编程特性的曲线图14绘示具有不同栅极材质的四个典型装置的擦除曲线图；以及
图15绘示此处所描述的三个装置于隧穿层及阻挡层中的瞬态电场
的曲线图。
主要元件符号说明
10、74、 74A、 75: #]道
10a:沟道表面
11:源极
12:漏极
13:第一层
14:氮化硅层
15:第二层
16、46:电荷捕捉层
17、47:阻挡介电层
18:栅极
30、31、 32、 33、 34:区域
37:能级的增加位置
38:能级的下降位置
43:空穴隧穿层
44:能带偏移层
45:隔离层
48:金属栅极
50、51:电场
52:空穴隧穿电流
60:区块选择晶体管
61-1、 61-2、 61-N:存储单元62:源极选择晶体管
70:半导体衬底
71、72、 73:源极/漏极端76:隧穿介电层
77、78、 79:材料层
80、81:堆栈82、83、 84:浅沟道隔离结构
810:集成电路
812:存储阵列
814:字线/区块选择译码器及驱动器
816:字线
818:位线译码器
820:位线
822、826:总线
824:感测放放大器/数据输入结构
828:数据输入线
830:其它电路
832:数据输出线
834:控制器
836:偏压配置供应电压
具体实施例方式
以下提出依照本发明较佳的实施例，并辅以图1至图15作为本发 明的详细说明。
图1绘示应用高k值的阻挡介电层以及带隙加工隧穿介电层的电 荷捕捉存储单元的示意图。存储单元包括位于一半导体衬底中的一沟 道10、 一源极11及一漏极12。源极11及漏极12邻接于沟道10。
本实施例中，栅极18包括功函数为大约8电子伏特(eV)的铂 (platinum)。于较佳的实施例中，栅极18是采用金属或金属化合物， 例如铂、氮化钽、铝或其它金属或金属化合物栅极材料，较佳地是采 用功函数高于4.5eV的材料。可适用于此作为栅极端的多种高功函数 的材料，是描述于上文中提到的编号第6,912,163号的美国专利。此些 材料典型地利用溅射及物理气相沉积技术进行沉积，并且可以利用反 应性离子刻蚀(reactive ion etching)进行图案化。
存储单元的实施例中，亦可应用其它具有大约4.3eV的功函数的 材料(例如铝)，此部分将详述于后。如图1所绘示的实施例中，隧穿介电层包括多个材料的组合，包
含二氧化硅材质的一第一层13。此第一层13位于沟道10的表面10a， 可视为一空穴隧穿层，并且例如是利用临场蒸气产生技术(In-Situ Steam Generation, ISSG)形成。形成第一层13时可利用一后沉积氮 氧退火(post deposition N O anneal)，或于沉积期间添加氮氧于环境 中，以选择性地进行氮化。二氧化硅材质的第一层13的厚度大约在10 至20A的范围内。在另一实施例中，厚度小于等于20A，且较佳地小 于等于15 A。
一氮化硅层14，设置于氧化硅的第一层13上，可视为一能带偏移 层。其例如是利用二氯硅烷(dichlorosilane， DCS)及氨气(NH3)的 前驱气体，在68(TC的条件下进行低压化学气相沉积(LPCVD)而形 成。于另一替代性的工艺中，能带偏移层包括硅氧氮化物(silicon oxynitride)，并且利用以氧化亚氮(N20)为前驱气体的类似工艺形 成。氮化硅层14的厚度大约在10至30 A的范围内。在另一实施例中， 厚度小于等于30A，并且较佳地小于等于20A。
一二氧化硅的第二层15，设置于氮化硅层14上，可视为一隔离层。 其例如是利用LPCVD高温氧(High Temperature Oxide, HTO)沉积 而形成。二氧化硅的第二层15的厚度小于35 A，较佳地是小于等于 25 A。关于隧穿介电层的结构，将辅以图2及图3详细说明于后。
本实施例的一电荷捕捉层16包括氮化硅，且厚度大约在50至100 A的范围内，在另一实施例中，厚度大于等于50A。本实施例中以大 约70A的厚度，并且以利用LPCVD的方式形成为例。其它电荷捕捉 材质及结构亦可应用于此，例如包括硅氧氮化物(SixOyNz)、富硅氮 化物(silicon-rich nitride)、富硅氧化物(silicon-rich oxide)以及包含 嵌埋纳米粒子的捕捉层等。
本实施例的阻挡介电层17包括氧化铝(A1203)，且其介电常数 k至少为8。氧化铝材质层17的厚度大于氮化硅材质层17的厚度，例 如具有氮化硅材质层17两倍的厚度。于绘示的示例中，氧化铝材质层 17厚度大约在50至150A的范围内，在另一实施例中，厚度大于等于 150A。此处描述的实施例中例如是150 A，并且由原子气相沉积(Atom
Vapor Deposition, AVD)形成。沉积过程中辅以大约60秒的900。C后 沉积快速退火，以强化薄膜。在其它实施例中，亦可应用高k值的介 电材料，如k值大约为10的氧化铪(Hf02) 、 k值大约为60的氧化 钛(Ti02) 、 k值大约为30的氧化镨(Pr203)，此外亦可应用锆(Zr) 及镧(La)的氧化物。于一些实施例中，亦应用一种以上金属的氧化 物，例如包括铪及铝的氧化物、锆及铝的氧化物以及铪、铝及锆的氧 化物。
于一典型的实施例中，第一层13为13 A的二氧化硅，能带偏移 层14为20A氮化硅，隔离层15为25 A的二氧化硅，电荷捕捉层16 为70A的氮化硅，阻挡介电层17为150A的氧化铝。
图2为在一低电场时，包含有图1中层13至层15堆栈的隧穿介 电结构的导带及价带能带图，其绘示一"U形"导带及一"倒U形"价带。 由图2的右侧开始，区域30表示半导体衬底的带隙，区域31表示空 穴隧穿层的价带及导带，区域32表示偏移层的带隙，区域33表示隔 离层的价带及导带，区域34表示电荷捕捉层的价带及导带。
由于区域31、区域32及区域33中的隧穿介电层的导带仍相对高 于陷阱(trap)的能级，因此捕捉于电荷捕捉区域34中的多个电子(图 中具有负号的圆圈)，无法隧穿至沟道中的导带。由于电子隧穿的可 能性是关联于隧穿介电层中位于"U形"导带下方，以及位于陷阱至沟 道能级的一水平线上方的区域，因此在低电场时不太可能发生电子隧 穿的现象。同样地，沟道价带中位于区域30里的空穴，被区域31、 32 及33整体的厚度以及沟道表面的高空穴隧穿势垒所阻挡，无法隧穿至 电荷捕捉层34。由于空穴隧穿的可能性是关联于隧穿介电层中位于" 倒U形"价带上方，以及位于沟道至电荷捕捉层能级的一水平线下方的 区域，因此在低电场时不太可能发生空穴隧穿的现象。在典型实施例 中(空穴隧穿层包括二氧化硅)，大约4.5eV的空穴隧穿势垒抑制空 穴隧穿的发生，且由于氮化硅中的价带仍维持低于沟道中的价带 1.9eV，使得隧穿介电结构的三材料层31、 32及33中的价带，均显著 地小于沟道30中的价带。由是，此处叙述的隧穿层，其特征在于具有 能带偏移的特性，包括相对较高的空穴隧穿势垒以及价带能级的增加37。相对较高的空穴隧穿势垒，位于与半导体衬底接面处的一薄层区 域(区域31);价带能级的增加37，位于距离沟道表面小于2纳米处
的一第一偏移位置。能带偏移的特性亦包括价带能级的下降38，使得 价带产生倒U形状。价带能级的下降38位于远离沟道的一第二偏移位 置，并且通过具有相对较高隧穿势垒的材料薄层33形成。同样地，U 字形导带可利用相同的材料选择来形成。
图3绘示在隧穿层31中具有大约-12MV/cm的一电场的条件下， 隧穿介电结构的能带图。此电场的目的在于诱发空穴隧穿(在图3中 Ol层的厚度大约为15 A)。在电场的作用下，价带是由沟道表面向上 倾斜，因此在离开沟道表面一偏移距离处，隧穿介电结构中的价带实 质上增加其能带能级，并且如图式中所示，超过沟道区域价带的能带 能级。如此，随着沟道及其上方的价带能级发生倾斜，实质上增加空 穴隧穿的发生机率，縮减隧穿堆栈中倒U形的价带。能带偏移是在高 电场的状况下，有效地从隧穿介电材料移去区域32中偏移层以及区域 33中隔离层的阻挡作用，容许在相对较小的电场(例如小于14MV/cm) 作用下，形成大空穴隧穿电流。
隔离层33是隔离偏移层32及一电荷捕捉层34，如此可在低电场 时增加针对电子及空穴的有效阻挡能力，提升了电荷保存能力。
本实施例的偏移层32必须足够薄，使其具有可忽略的电荷捕捉效 率。又，此偏移层为一介电材料，而不为导体材料。如此，在应用氮 化硅的一实施例中，偏移层的厚度应小于30 A，且较佳地小于等于约 25 A。
于一实施例中，空穴隧穿层31的材料是应用二氧化硅，其厚度应 小于20A，且较佳地小于15A。举例来说，在一较佳的实施例中，空 穴隧穿层31为厚度约13 A的二氧化硅，并且经过前述的一氮化工艺， 形成一超薄的硅氧氮化物层。
依照本发明的实施例中，隧穿介电层可应用氧化硅、硅氧氮化物 及氮化硅的复合材料。此些材料层之间不需具有明显地分隔，仅需可 以构成必要的倒U形价带，并于离开沟道表面一偏移距离处具有价带 能级的变化即可，用以产生有效地空穴隧穿。又，能带偏移技术亦可应用其它材料的组合。
由于本技术所解决的问题，是有关于SONOS型式的存储器中的空 穴隧穿，因此介电隧穿层的描述主要着重在"空穴隧穿"，而非电子隧 穿。举例来说，由二氧化硅组成的一隧穿介电材料，当它的厚度足够 薄，使得空穴隧穿可以维持在具实用价值的速度时，这样的厚度反而 不足以阻挡电子隧穿造成的泄漏。然而因为本发明的加工方式亦会增 进电子隧穿的效率，因此通过带隙加工技术，不论是通过电子隧穿进 行的编程动作，或者是通过空穴隧穿进行的擦除动作，均可得到实质 上的改善。
图4为应用于如图1所示的电荷捕捉存储单元的栅极堆栈的示意 图，其绘示于一擦除步骤中电场的变化。栅极堆栈包括一空穴隧穿层
43、 一能带偏移层44及一隔离层45，此些材料层整体是作为装置的介 电隧穿层。隧穿介电层上具有一电荷捕捉层46。由高k值的绝缘材料 (例如氧化铝)所组成的一阻挡介电层47，是隔离电荷捕捉层46及金 属栅极48。于一擦除操作期间，通过施加偏压VG及VW于存储单元 的栅极及沟道来诱发电场，并且形成穿过隧穿介电层43、 44及45的 一电场ETUN50，以及穿过阻挡层47的一电场EB51。穿过隧穿介电 层的电场ETUN 50，其强度足以引发空穴隧穿电流52进入捕捉层46。 由于受到高介电常数材料的影响，穿过阻挡介电层47的电场EB 51， 相对于穿过隧穿介电层中二氧化硅的电场，具有较低的强度。另外， 由于金属栅极46的亲电子性(electron affinity)、相对较低的电场EB 51以及阻挡介电层47的厚度，电子隧穿电流53可有效地受到抑制， 因此可在不发生擦除饱和的状况下，允许大存储窗值(large memory window)。
以上述方式实施的存储单元是可配置于如图5所示的一NAND阵 列中。此阵列包括多条位线BL-1、 BL-2、 BL-3、 BL-4…，以及多条字 线WL-1、 WL-2、 WL-3…WL-N-1、 WL-N。不同群组的N个存储单元 串接于一区块选择晶体管(block selecttransistor)及一源极选择晶体管 (source sdecttmnsistor)之间。区块选择晶体管耦接于一对应的位线， 源极选择晶体管耦接于一对应的源极线。 一区块选择字线(block select
word line) BST耦接于一横列的区块选择晶体管，而一源极选择字线 (source select word line) SST耦接于一横列的源极连接晶体管(source con腦Uransistor)。举例来说，以图中的位线BL-2为例， 一区块选择 晶体管60依照区块选择字线BST上的信号，将一串存储单元61-1至 61-N连接至位线BL-2。此存储单元串中的最后一个存储单元61-N， 连接于源极选择晶体管62。源极选择晶体管62依照一源极选择字线 SST上的信号，将此存储单元串耦接至源极线SL。
于不同的配置方式中，此些存储单元亦可应用经常使用于快闪存 储装置中的NOR阵列或虚地阵列(virtual ground-type)的配置方式。
于NAND阵列中的编程操作，可利用增量阶段脉冲编程 (incremental stepped pulse programming, ISPP)或其它方式所弓l发的 FN隧穿(Fowler Norheim tunneling)进行。ISPP包含施加一阶段编程 电压(stepped programming voltage)，从例如大约正17V的一栅极偏 压开始，并且于每一编程阶段增加大约0.2V的电压。每一脉冲可具有 例如大约10)as的一固定脉冲宽。于此技术的不同应用方式中，施加于 每一个接续脉冲的脉冲宽度及增量值，可依照特定应用需求进行变化。 此种存储单元展现相对线性的编程特性，以及远大于习知技术的存储 窗值，使其特别适合应用于多层(multilevel)编程技术，以于单位存 储单元中储存多个位。于替代性的实施例中，可应用所谓的电压脉冲 自举(pulse voltage self-boosting)技术来进行编程。另夕卜，其它为了兼 容于阵列特性而选用的偏压配置方式亦可应用于此。
其它编程偏压技术亦可被采用。如应用于NOR阵列结构中，用于 引发热空穴隧穿或FN隧穿的多种偏压配置以及其它习用的技术，均可 应用于此。
图6及图7绘示此处所述，应用于一 NAND阵列的一典型存储单 元结构的剖面图，其分别为横切字线方向以及沿着字线方向的剖面图。 图6绘示一半导体衬底70，包括沟道区域74、 75以及源极/漏极端71、 72、 73。源极/漏极端71、 72、 73接触于沟道区域74、 75。源极端及 漏极端间的沟道长度较佳地是小于50nm，于较佳的实施例中小于等于 30nm。复合材料的隧穿介电层76、电荷捕捉层77、阻挡介电层78以
及金属栅极79配置于堆栈80及81中，而堆栈80及81分别覆盖于沟 道区域74及75上。
图7绘示图6的结构沿一字线方向的剖面图，其中相同的堆栈是 沿用与图6相同的标号。不同纵列(column)的串接存储单元间，是 经由浅沟道隔离(Shallow Trench Isolation, STI)结构82、 83及84相 互分隔。如图所示，沟道74及相邻沟道74A的表面为平面。然装置中 亦可应用包括于此横截面具有凹陷(凹面)的沟道表面，或延伸(凸 面)的沟道表面，端视制造方式以及产品需求。不论沟道表面为平面、 凸面或凹面，隧穿介电层76以及堆栈中其它材料层77、 78及79均以 共形(conformal)方式压覆在沟道表面上。位于STI结构82、 83之间 的沟道宽度较佳地小于50nm，更进一步来说，较佳地为STI技术允许 的最小宽度。
图8为一集成电路的简化的方块图，此集成电路是应用此处描述 的MA-BE-SONOS (BE-MANOS)存储单元，具有一金属栅极、 一氧 化铝或其它高k值介电阻挡层以及一带隙加工隧穿介电层。集成电路 810包括一存储阵列812，存储阵列812是应用此处描述的位于一半导 体衬底上的一MA-BE-SONOS (BE-MANOS)存储单元。 一字线(或 横列)及区块选择译码器(block select decoder) 814耦接且电性连通 于多条字线816及区块选择线，并且沿着存储阵列812的横列配置。 一位线(纵列)译码器818及驱动器耦接且电性连通于多条位线820。 此些位线820沿着存储阵列812的纵列配置，用以对于存储阵列中812 的存储单元进行数据读取及数据写入。地址是经由总线(bus) 822供 应至字线译码器及驱动器814，以及位线译码器818。方块824中的感 测放大器(sense amplifier)及数据输入结构(data-in structure)，包括 用于读取、编程及擦除模式的电流来源，并且经由数据总线826耦接 至位线译码器818。数据是由连接于集成电路810的输入/输出端，或 集成电路810内部或外部的其它数据源，通过数据输入线(data-in line) 828供应至方块824中的数据输入结构。于绘示的实施例中，集成电路 810进一步包括其它电路830，例如一泛用(general purpose)或特用 (special purpose)电路，或一种多模块的组合，此组合是提供存储单元阵列支持的芯片上系统(system-on-a-chip)功能。数据是由方块824 中的感测放大器，通过数据输出线832供应至连接于集成电路810的 输出/输入端，或至集成电路810内部或外部的其它数据终点。
阵列812可为一 NAND阵列、一 AND阵列或一 NOR阵列，端视 应用的需求。极大的存储窗值可支持在单一存储单元中储存多个位， 因此装置中可包括多位的感测放大器。
应用于此范例中的一控制器834，是使用偏压配置状态机器(bias
arrangement state machine)。其是控制偏压配置供应电压及电流源836
的运用，例如用于字线及位线的读取、编程、擦除确认、编程确认电
压或电流，同时亦控制一存取控工艺序(access control process)的字
线/源极线操作。控制器834可采用习用的特用逻辑电路(special purpose
logic circuitry)。于不同的实施例中，控制器834包括一泛用处理器，
可应用于同一集成电路中，并且执行一计算机程序来控制装置的运作。
于另外的实施例中，控制器834可应用泛用处理器与特用处理器的组 合。
图9为本发明一实施例的存储单元(此处是以一 MA-BE-SONOS (BE-MANOS)存储单元为例)的平带电压对于擦除偏压时间关系的 曲线图，其绘示不同擦除偏压的擦除曲线。此存储单元中栅极包括铂， 阻挡介电层包括180A的氧化铝，电荷捕捉层包括70A的氮化硅，且 隧穿介电层包括分别为15 A、 20 A、及25A的二氧化硅、氮化硅及二 氧化硅。于此些实例中沟道是进行接地，使得栅极电压VG即代表穿 过堆栈的偏压。图表绘示VG由-10V至-20V的范围内，每增加2V时 的擦除速率。通过使用此结构，可得到高速擦除速率。对于偏压小于 20V的情况时，空穴隧穿电流足以导致选定的存储单元在少于5ms的 时间内，降低超过4V的阈值电压。对于偏压小于16V的情况时，空 穴隧穿电流足以导致阈值电压在少于10ms的时间内，降低超过4V。 如此可在短时间内达到高达7V的临界偏移。同样地，由图表中可知， 栅极电压大约为15V时，是可达成小于10ms的一擦除时间，表示此 技术可应用于具有相对较低击穿电压的装置中(例如极小型的装置)， 并且仍然可于NAND快闪装置的相对高速中进行操作。此些效能的量
测结果，显示出此种技术在使用15V等级的最大栅极电压时，其应用
规模可縮小至沟道长度为50nm或更小等级的装置中。
图IO为平带电压对于擦除偏压时间关系的曲线图，其是比较测试 一 MANOS存储单元、一 BE-SONOS存储单元以及一 MA-BE-SONOS
(BE-MANOS)存储单元的擦除曲线。MANOS存储单元具有一铂栅 极、180 A的氧化铝的一阻挡介电层、70 A的氮化硅的一捕捉层以及 45 A的二氧化硅的隧穿层。BE-SONOS存储单元具有P+掺杂多晶硅栅 极、90 A的二氧化硅的阻挡介电层、70 A的氮化硅的一捕捉层及一 ONO隧穿介电层，ONO隧穿介电层具有25A的一隔离层、20A的一 偏移层及15 A的空穴隧穿层。MA-BE-SONOS (BE-MANOS)存储单 元是以前述的各材料层结构为例。此三种样本具有近似的有效氧化层 厚度(effective oxide thickness, EOT)，大约为180 A。在相同-18V 的偏压条件下，MA-BE-SONOS (BE-MANOS)样本相较于另外两者 表现出优良的擦除速率，是可迅速地在大约1ms的时间内达成4V的 阈值电压下降。对照来看，BE-SONOS需要大约10ms的时间，而 MANOS更需要超过100ms的时间。于此进行测试的MA-BE-SONOS
(BE-MANOS)存储单元，具有相较于习知MANOS及BE-SONOS技 术高出一个等级的擦除速率。
图11绘示利用瞬态分析(transient analysis)于不同偏压时电流密 度J (A/cm2)相对于隧穿介电层中电场ETUN (MV/cm)的关系的曲 线图，并且以上述MANOS 、 BE-SONOS及MA-BE-SONOS
(BE-MANOS)存储单元样本进行比较。如图所示，在小于14MV/cm 的电场ETUN条件下，MA-BE-SONOS (BE-MANOS)存储单元及 BE-SONOS存储单元两者空穴隧穿的电流密度，远高于MANOS样本 的电流密度。对于MA-BE-SONOS (BE-MANOS)样本而言，由于没 有受到擦除饱和的影响，其是可连续擦除至小于-5V的平带电压。实际 应用上，装置可应用小于14MV/cm的电场(包括小至10或llMV/cm 的电场)进行操作，以诱发空穴隧穿电流。
图12绘示具有多个能带偏移距离的MA-BE-SONOS
(BE-MANOS)样本的擦除曲线的曲线图，能带偏移距离是由隧穿介
电层中空穴隧穿层的厚度决定。如图所示，当包括有二氧化硅的空穴 隧穿层的厚度小于大约20A时，擦除速率显著提升，且当厚度降低至
18A以下时，仍可持续提升擦除速率。BE-SONOS的实施例显示，随 着包括有二氧化硅的空穴隧穿层的厚度缩减至小于等于大约15 A时， 擦除速率可持续提升。
图13绘示MA-BE-SONOS (BE-MANOS)样本在17V至20V编 程偏压时的编程特性。如图所示，在相对较低的偏压条件下，编程所 需的时间相当短。此外，在小于等于lms等级的编程时间当中，可达 到大于7V的一临界偏移。若同时参照图9所示的数据，可发现依照本 发明的存储单元具有7V的存储窗值，并具有高速、高密度的特性。由 于具有如此大的存储窗，此装置可轻易地适用于多位存储单元(multi bit per cell)的各项应用。
图14绘示具有20V的栅极电位的四个装置，其平带电压相对于时 间的曲线图。此些装置包含如前述具有铂栅极的一 MANOS装置、如 前述具有P+掺杂多晶硅栅极的一 BE-SONOS装置、如前述具有铝栅极
(相对较低功函数的金属)的一 MA-BE-SONOS (BE-MANOS)装置， 以及如前述具有铂栅极(相对较高功函数的金属)的一MA-BE-SONOS
(BE-MANOS)装置。如图所示，钼栅极的MA-BE-SNONOS装置具 有约10ms的大于8V的阈值电压摆幅，并且不会发生擦除饱和现象。 铝栅极的MA-BE-SONOS (BE-MANOS)装置同样具有极大的临界摆 幅，但是在大约-4V的平带电压时，便开始出现擦除饱和。具有P+掺 杂多晶硅栅极的BE-SONOS装置，虽具有非常高的擦除速率，但是经 过大约lms的擦除脉冲之后，会在大约-lV时发生擦除饱和。铂栅极 的MANOS装置并没有发生擦除饱和，但是需经过至少50ms的擦除脉 冲后才能达到-lV的平带电压。
图15绘示于-20V的栅极偏压时，应用于三种不同装置的隧穿层
(01/N1/02)及阻挡层的瞬态电场(transient electro field)曲线图。三 种装置包含如前述具有P+掺杂多晶硅栅极的一 BE-SONOS装置、如前 述具有铝栅极的一 MA-BE-SONOS (BE-MANOS)装置以及如前述具 有铂栅极的一 MA-BE-SONOS (BE-MANOS)装置。如图所示，具有
二氧化硅阻挡层的BE-SONOS装置的电场(起始于约MV/cm)，以及 具有氧化铝阻挡层的MA-BE-SONOS (BE-MANOS)装置的电场(起 始于约4.5MV/cm)，此两装置的阻挡层中的电场间具有极大的差异。 图式亦显示出即使在极高速的偏压状况下，隧穿层中的电场仍维持低 于大约14MV/cm。
上述多个范例是应用n沟道装置为例做说明，其中的源极及漏极 端是掺杂n型杂质。然本技术亦可应用于p沟道装置中，其中的源极 及漏极端是掺杂p型杂质。
上述多个范例是应用平坦或平面式的沟道表面为例做说明，然本 技术亦可应用于非平面的结构中，包括圆柱状沟道表面、鳍状沟道、 下凹式沟道等等。
上述多个范例中，电荷储存堆栈是以隧穿层位于沟道表面上且阻 挡介电层邻近于栅极的方式配置。于不同的实施方式中，电荷储存堆 栈亦可反向配置，使得隧穿层邻近于栅极端且阻挡介电层位于沟道表 面上。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用 以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本 发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保 护范围当视权利要求书所界定的范围为准。
权利要求
1.一种电荷捕捉存储器，其特征在于，包括一存储单元阵列，该存储单元阵列中的各存储单元包括一半导体衬底，包括一沟道，该沟道具有一沟道表面；一隧穿介电层，设置于该沟道表面上，该隧穿介电层为多个材料的组合，并且以邻近该沟道表面处形成相对较大的一空穴隧穿势垒的方式配置，于离开该沟道表面的一第一偏移位置具有增加的价带能级，于离开该沟道表面大于2纳米的一第二偏移位置具有降低的价带能级；一电荷捕捉介电层，设置于该隧穿介电层上；一阻挡介电层，设置于该电荷捕捉介电层上，该阻挡介电层包括介电常数k大于等于7的一材料；以及一栅极，设置于该阻挡介电层上，该栅极包括设置于该阻挡介电层上的一金属或金属化合物。
2、 根据权利要求1所述的存储器，其特征在于，进一步包括 一电路，耦接于该存储单元阵列，用以施加偏压至选定的存储单元以进行读取、编程及擦除操作，包括穿过该栅极及该半导体衬底以 诱发一电场的偏压，用以引发空穴隧穿通过该隧穿介电层。
3、 根据权利要求1所述的存储器，其特征在于，其中该阻挡介电 层包括氧化铝。
4、 根据权利要求1或3所述的存储器，其特征在于，其中该栅极 包括铂，铝，或氮化钽。
5、 根据权利要求1所述的存储器，其特征在于，其中该隧穿介电 层包括-一第一氧化硅层，邻接于该沟道表面，并且具有小于等于20A的 一厚度；一低势垒层，设置于该第一氧化硅层上；及 一隔离层，用以隔离该低势垒层及该电荷捕捉介电层。
6、 根据权利要求5所述的存储器，其特征在于，其中该第一氧化 硅层的厚度小于等于15A。
7、 根据权利要求1或2所述的存储器，其特征在于，其中该隧穿 介电层包括一第一氧化硅层，邻接于该沟道表面，并且具有小于等于20A的一厚度；一氮化硅层，设置于该第一氧化硅层上，并且具有小于等于30A 的一厚度；及一氧化硅层，设置于该氮化硅层上，并且具有小于等于35A的一 厚度。
8、 根据权利要求1或2所述的存储器，其特征在于，其中该隧穿 介电层包括一介电材料层堆栈，包括一第一氧化硅层，邻接于该沟道表面，并且具有小于等于20A的一厚度。
9、 根据权利要求1或2所述的存储器，其特征在于，其中该隧穿介电层包括一介电材料层堆栈，包括一第一氧化硅层，邻接于该沟道表面；及一氮化硅层，设置于该第一氧化硅层上，并且具有小于等于30A的一厚度。
10、 根据权利要求1所述的存储器，其特征在于，其中该电荷捕 捉介电层包括厚度大于等于50A的氮化硅，该阻挡介电层包括厚度大 于等于150A的氧化铝。
11、 根据权利要求7所述的存储器，其特征在于，其中该电荷捕 捉介电层包括厚度大于等于50A的氮化硅，该阻挡介电层包括厚度大 于等于150A的氧化铝。
12、 根据权利要求1所述的存储器，其特征在于，其中用以诱发 空穴隧穿的该偏压小于16伏，且空穴隧穿电流足以于一选定的存储单 元内引发阈值电压下降，使得阈值电压在小于io毫秒的时间内下降超 过4伏。
13、 根据权利要求1所述的存储器，其特征在于，其中用以诱发 空穴隧穿的该偏压小于20伏，且空穴隧穿电流足以于一选定的存储单 元内引发阈值电压下降，使得阈值电压在小于5毫秒的时间内下降超过4伏。
14、 根据权利要求1所述的存储器，其特征在于，其中该阻挡介电层、该电荷捕捉介电层及该隧穿介电层的有效氧化层厚度小于200A。
全文摘要
本发明公开了一种可高速擦除的电荷捕捉存储单元，包括一电荷捕捉元件。电荷捕捉元件是通过一阻挡层与一金属或金属化合物栅极分离，并且通过一加工隧穿介电材料与包括沟道的半导体衬底分离。阻挡层为具有高介电常数的材质，例如氧化铝。金属或金属化合物栅极，例如是铂金属栅极。电荷捕捉存储单元是达成高速擦除及编程，并且具有高达7伏特的存储窗值。
文档编号H01L27/115GK101369583SQ20081009952
公开日2009年2月18日 申请日期2008年5月13日 优先权日2007年8月13日
发明者吕函庭, 赖升志 申请人:旺宏电子股份有限公司