专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种其中半导体电路被形成在SOI (绝缘体上半导体)
衬底中的半导体器件。更具体地，本发明涉及一种其中多个半导体电
路在SOI衬底的电路元件区中形成为阵列的半导体器件。
背景技术：
参考图4和图5，将在下文中描述其中半导体电路形成在SOI衬 底中的半导体器件的常规示例，图5是沿着图4的X-X'线提取的示意 性纵向截面图。这里作为示例示出的半导体器件100包括SOI衬底， 其中半导体层113层叠在半导体衬底111上，中间绝缘层112插入在 其间。
在半导体层113中，形成多个低压晶体管区121至124作为电路 元件区。在低压晶体管区121至124中，多个半导体电路(未示出) 形成为阵列，所述多个半导体电路的每个都具有相同的功能。
因此，低压晶体管区121至124形成为在左右方向上延伸的细长 形状。另外，低压晶体管区121至124排成列以平行于其纵向方向彼 此邻近。
如上所述排列的低压晶体管区121至124中的半导体层113形成 为交替排列的n型半导体层和p型半导体层。因此，由奇数参考编号 121和123表示的低压晶体管区每个都由p型半导体形成，在该p型半 导体中半导体电路的一部分由n型晶体管形成。由偶数参考编号122 和124表示的低压晶体管区每个都由n型半导体形成，在该n型半导 体中半导体电路的一部分由p型晶体管形成。换句话说，这些多个n型半导体晶体管和p型半导体晶体管组成半导体电路，以执行某种功
如上所述排列的低压晶体管区121至124中的半导体层113形成 为交替排列的n型半导体层和p型半导体层。因此，元件隔离层130 形成为从半导体层113的上表面到中间绝缘层112的上表面。使元件 隔离层130成形，以将低压晶体管区121至124与除低压晶体管区121 至124之外的其它区(在下文中称为"外围区")分隔开。
例如，元件隔离层130由绝缘膜形成。具体地，该元件隔离层130 可由一层埋在半导体层113中的NSG(未惨杂硅酸盐玻璃)、SOG(旋 涂玻璃)、多晶硅等形成的层膜形成。这种元件隔离层130能够使多 个低压晶体管区121至124彼此绝缘。
注意，除了上面提到的低压晶体管区121至124之外，在半导体 器件100中形成矩形的高压晶体管区141至144。矩形的高压晶体管区 141至144也通过元件隔离层130与外围区分隔开。
在如上所述的半导体器件100中，例如，驱动器电路的低压部 (low-voltage section)由低压晶体管区121至124中的半导体电路形成。 驱动器电路用于使将要输出的图像数据显示在显示器上。
这种驱动器电路执行排列在显示器上的显示像素的矩阵驱动 (matrix drive)。从而，在低压晶体管区121至124中，例如，具有 相同功能且驱动各个显示像素的多个半导体电路形成为阵列。
多个半导体电路由晶体管元件或容性元件(未示出)形成。形成 多个半导体电路，以具有相同的结构，以便执行相同的功能。为此， 组成多个半导体电路的半导体晶体管形成为相同的图案(未示出)。然而，除了以上描述的具有相同图案的掩模版图之外，还有具有 彼此镜面反转布置的邻近的图案的掩模版图和具有这些版图的组合的 掩模版图。
对半导体器件已经进行了各种建议，其中在如上所述的SOI衬底
中形成半导体电路(例如，参见日本专利申请公布No. 2001-015589， Hei 08-204130和Hei 11-274501)。
在如上所述的半导体器件100中，其中每个都具有相同功能的半 导体电路排列在细长的低压晶体管区121至124中，以便用作图像数 据的驱动器电路。其中形成n型半导体晶体管的低压晶体管区121和 123和其中形成p型半导体晶体管的低压晶体管区122和124，通过元 件隔离层130彼此绝缘。
然而，在热膨胀率或热收縮率方面，由绝缘膜等形成的元件隔离 层130与由半导体形成的低压晶体管区121至124以及外围区中的半 导体层113不同。
另外，低压晶体管区121至124的每个都形成为非常细长的形状。 因而，在低压晶体管区121至124的半导体层113与元件隔离层130 之间，纵向方向上的热膨胀或热收縮的差异是相当大的。
为此，在半导体器件100的制造过程中，细长的低压晶体管区121 至124在其纵向方向上会具有晶体缺陷，并且这种晶体缺陷会导致P 一N结处的漏电流。
发明内容
根据本发明的半导体器件，包括SOI衬底，其中半导体层层叠 在半导体衬底上，中间绝缘层插入在其间；电路元件区，其中多个半
导体电路在半导体层中形成为阵列，所述多个半导体电路的每个都具有相同功能；绝缘的元件隔离层，具有使电路元件区与外围区分隔开 的形状，并且形成为从半导体层的上表面到中间绝缘层的上表面；和 多个绝缘的内部隔离层，每个都具有将电路元件区分隔成多个子区的 形状，并且形成为从半导体层的上表面到中间绝缘层的上表面。
对于这种结构，在根据本发明的半导体器件中，电路元件区被多 个内部隔离层分隔成多个子区。因此，例如，即使低压晶体管区非常 细长，子区的纵向方向上的长度也得以减小。尽管由于电路元件区中 的半导体层与内部隔离层之间的热膨胀或热收縮的差异可能产生晶体 缺陷，但是这种结构能够抑制在电路元件区其纵向方向上产生晶体缺 陷。
注意，本发明的各种构成要素未必是分立的。相反，本发明包括
下面的情形多个构成要素形成为一个组件；构成要素由多个组件形
成； 一个构成要素是另一个构成要素的一部分； 一个构成要素的一部 分与另一个构成要素的一部分重叠等。
在本发明的半导体器件中，由于电路元件区被多个内部隔离层分 隔成多个子区，所以，例如，即使电路元件区非常细长，在纵向方向 上子区长度也得以减小。虽然由于晶体管元件区中的半导体层与元件 隔离层之间的热膨胀或热收縮的差异会产生晶体缺陷，但是这种结构 能够抑制在电路元件区其纵向方向上产生晶体缺陷。因此，在电路元 件区中能够抑制由晶体缺陷引起的p — n结漏电流的出现。
图1是示出根据本发明实施例的半导体器件的平面形状的示意性 平面图。
图2是示出根据本发明实施例的半导体器件的主要部分的平面形 状的示意性平面图。
图3是示出根据本发明的修改示例的半导体器件的平面形状的示意性平面图。
图4是示出常规半导体器件的平面形状的示意性平面图。
图5是示出常规半导体器件的主要部分的内部结构的示意性纵侧
剖视图。
具体实施例方式
在下文中，将参考图1和图2描述本发明的实施例。然而，与上
述常规示例相同的部分将用相同的名称表示，并将省略它们的详细描 述。
如图l所示，本实施例的半导体器件200包括SOI衬底210;低
压晶体管区221至224;元件隔离层231;和多个内部隔离层232。 SOI 衬底210是其上层叠有半导体层211的半导体衬底，所述半导体层211 插入在其间。低压晶体管区221至224是电路元件区，其中，多个半 导体电路201在半导体层211中形成为阵列，所述多个半导体电路201 的每个都具有相同的功能。每个元件隔离层231是绝缘的并且具有使
低压晶体管区221至224与外围区分隔开的形状，并且形成为从半导 体层211的上表面到中间绝缘层的上表面。多个内部隔离层232的每 个都是绝缘的，并且具有将低压晶体管区221至224分隔成多个子区 220的形状，并且形成为从半导体层211的上表面到中间绝缘层的上表 面。
更具体地，低压晶体管区221至224的每个形成为非常细长的形 状，其中多个半导体电路201排列成阵列，而在纵向方向上将细长的 低压晶体管区221至224的每个划分成多个块的位置处，形成多个内 部隔离层232的每个。
由低压晶体管形成的多个半导体电路201在低压晶体管区221至 224中排列成阵列，而多个内部隔离层232形成在将多个半导体电路 201彼此隔开的位置处。注意，元件隔离层231和内部隔离层232 —体形成为通过氧化半 导体层211而获得的绝缘膜。然而，如上所述，形成每个元件隔离层 231，以使低压晶体管区221至224彼此电绝缘并与外围区电绝缘。
此外，内部隔离层232形成在使多个半导体电路201彼此隔离的 位置处，但是不是为了使多个半导体电路201彼此电绝缘而形成。而 是为了通过在纵向方向上将非常细长的低压晶体管区221至224分隔 成多个块以减小机械应力(例如热膨胀或热收縮)，形成内部隔离层 232。为此，必然本发明的效果也可以在下面的应用中获得。具体地， 在低压晶体管区221至224的纵向方向上布置每条电源线等，以共同 连接到多个半导体电路201，或者换句话说，以使多个半导体电路201 不电隔离。
在每个子区220中，形成多个n型半导体晶体管和多个p型半导 体晶体管，作为半导体电路201的部件(constituent)。如图2所示， 由于多个半导体电路201排列在半导体层211中，所以多个半导体晶 体管202也从一个子区220到另一个子区220形成相同的图案。
半导体晶体管202每个都形成为与低压晶体管区221至224的纵 向方向垂直的细长形状，并且以给定间隔排列在低压晶体管区221至 224的纵向方向上。
如图1所示，在本实施例的半导体器件200中，多个细长的低压 晶体管区221至224在垂直于其纵向方向的方向上排成列。另外，以 这种方式排列的多个低压晶体管区221至224中的半导体层211形成 为交替排列的n型半导体层和p型半导体层。
而且，在本实施例的半导体器件200中，用来产生将要输出以显 示在显示器上的图像数据的驱动器电路由低压晶体管区221至224中的多个半导体电路201形成。
注意，同样，在本实施例的半导体器件200中，除了上面提到的 低压晶体管区221至224之外，例如，还形成矩形的高压晶体管区241 至244。
在各个高压晶体管区241至244中，形成高压功能电路，所述高 压功能电路的每个都具有相同的功能且每个都由多个高压晶体管制 成。高压晶体管区241至244也通过元件隔离层231同外围区分隔开。
注意，每个高压功能电路的这多个高压晶体管也通过元件隔离层 231彼此隔离，以防止闩锁效应(latch-up)或高压漏电流(未示出)。
对于上面提到的结构，在本实施例的半导体器件200中，多个半 导体电路201排列在细长的高压晶体管区241至244中，以用作图像 数据的驱动器电路，所述多个半导体电路201的每个都具有相同的功 能。低压晶体管区221至224通过元件隔离层231彼此绝缘。
同样，在本实施例的半导体器件200中，上面提到的低压晶体管 区221至224的每个都形成为非常细长的形状。而且，由绝缘膜形成 的元件隔离层231与低压晶体管区221至224和用作外围区的半导体 层211在热膨胀率或热收縮率方面不同，所述低压晶体管区221至224 和所述半导体层211由半导体形成。
然而，在本实施例的半导体器件200中，低压晶体管区221至224 通过多个内部隔离层232分隔成多个子区220。结果，即使低压晶体管 区221至224的每个形成为如上所述的非常细长的形状，也能减小子 区220的纵向方向的长度。
虽然由于低压晶体管区221至224的子区220与元件隔离层231之间热膨胀或热收縮的差异可能产生晶体缺陷，但是该结构能够抑制
低压晶体管区221至224在其纵向方向上产生晶体缺陷。
因此，在低压晶体管区221至224中可以抑制由于晶体缺陷而产 生p-n结漏电流。这样，可以提高半导体器件200的性能或成品率。
具体地，内部隔离层232形成在将多个半导体电路201彼此分隔 开的位置处。为此，半导体电路201的功能没有受到内部隔离层232 约束。另外，由于数量大的子区220的每个都具有相同的内部结构， 所以能够提供具有可实现高生产率的结构的半导体器件200。
此外，内部隔离层232和元件隔离层231由通过氧化半导体层211 而获得的绝缘膜一体形成。为此，内部隔离层232可以与元件隔离层 231同时形成，这在常规上是基本的。通过这种方式，可以提供高生产 率的半导体器件200，因为不需要专用的制造工艺来形成内部隔离层 232。
注意，本发明人实际试制了具有常规示例的结构的半导体器件100 和具有本实施例的结构的半导体器件200，并进行实验来确定是否由于 低压晶体管区121至124和低压晶体管区221至224中的热处理而产 生了晶体缺陷。
实验结果发现在具有常规示例结构的半导体器件100中，细长 的低压晶体管区121至124在其纵向方向上具有晶体缺陷。相反，发 现在具有本实施例的结构的半导体器件200中，细长的低压晶体管 区221至224中在其纵向方向上没有晶体缺陷。
应该注意，本发明并不限于本实施例，且在没有偏离本发明范围 的前提下，允许进行各种修改。例如，在上面的实施例中，针对因为 元件隔离层231和内部隔离层232由通过氧化半导体层211而获得的绝缘膜一体形成从而实现了半导体器件200的高生产率的示例性情况, 进行了描述。
然而，对于上面提到的内绝缘层232所要求的是仅将细长的低压 晶体管区221至224在纵向方向上分成块。为此，内部隔离层232和 元件隔离层231可以由其中多晶硅被埋在NSG、 SOG或用绝缘膜覆盖 的侧壁中的层形成。
而且，在上面的实施例中，如图2所示，子区220中组成半导体 电路201的多个半导体晶体管202的每个形成为与低压晶体管区221 至224的细长形状垂直的细长形状，并且排列在低压晶体管区221至 224的纵向方向上，针对该示例性情况，进行了描述。
然而，子区中组成半导体电路的多个半导体的每个可以形成为平 行于低压晶体管区的纵向方向的细长形状，或者可以排列在垂直于细 长低压晶体管区的纵向方向的方向上(两种情况都没有示出)。
另外，在上述实施例中，用于将要输出以显示在显示器上的图像 数据的驱动器电路的低压部由用作电路元件区的低压晶体管区221至 224上的半导体电路201形成，针对该示例性情况，进行了描述。
然而，例如，用于行式打印机的行头(Hnehead)的驱动器电路的 低压部，或行式扫描仪的扫描头的驱动器电路的低压部，可以由低压 晶体管区221至224中的半导体电路201形成。
此外，在上述实施例中，描述了低压晶体管区221至224中多个 半导体电路201排列成一行的示例性情况。然而，多个半导体电路201 可以在低压晶体管区221至224中排列成多行(未示出)。
另外，在上述实施例中，描述了内部隔离层232形成在将多个半导体电路201彼此分隔开的位置处的示例性情况。然而，内部隔离层 可以形成在将多个半导体电路分隔成具有预定数目的半导体电路的组 的位置处，或形成在将半导体电路彼此分隔开的位置处(两者均未示 出)。
更具体地，由图3中的示例示出的半导体器件300包括多个高压 功能电路311和多个高压功能电路312，所述多个高压功能电路311的 每个都具有相同的功能，所述多个高压功能电路312的每个都具有相 同的功能，并且高压功能电路311和312的每个都由多个高压晶体管 310形成。多个高压功能电路311的每个由p型高压晶体管310形成， 而多个高压功能电路312的每个都由n型高压晶体管310形成。
如上所述，高压功能电路311和312的多个高压晶体管310通过 元件隔离层231彼此隔离，以防止闩锁效应或高压漏电流。多个高压 功能电路311和312平行于细长低压晶体管区221至224的纵向方向 排列成行。
换句话说，多个高压功能电路311和312根据驱动器电路的功能 单元分成模块，并且分隔开的多个高压功能电路311和312排列在细 长低压晶体管区221至224的纵向方向上。另外，在低压晶体管区221 至224中，内部隔离层232形成在将多个高压功能电路311和312分 成模块的各个位置的延长线上。
由内部隔离层232分隔开的子区220中的低压晶体管制成的半导 体电路(未示出)形成用于上面提到的多个高压功能电路311和312 的驱动器电路的功能单元。
对于这种结构，根据功能单元，多个高压功能电路311和312与 低压晶体管区221至224的多个子区220中的半导体电路可以有效引 线连接到焊盘320等。而且，低压晶体管区221至224的内部隔离层232形成在多个高 压功能电路311和312被分成模块的各个位置的延长线上。对于这种 结构，为了形成内部隔离层232，低压晶体管区221至224没有在纵向 方向上延伸。结果，这种结构消除了对增加半导体器件300的电路尺 寸的需要。
注意，显然，上面提到的实施例和多个修改示例可以合并，只要 其内容不彼此矛盾。另外，在该实施例和修改示例中，虽然已经详细 描述了每个部的构造等，但是在满足本发明的范围内，可以对这些构 造等进行各种修改。
权利要求
1.一种半导体器件，包括SOI衬底，在该SOI衬底中半导体层层叠在半导体衬底上，中间绝缘层插入在其间；电路元件区，在该电路元件区中多个半导体电路在所述半导体层中形成为阵列，所述多个半导体电路的每个都具有相同的功能；绝缘的元件隔离层，具有使所述电路元件区与外围区分隔开的形状，并且形成为从所述半导体层的上表面到所述中间绝缘层的上表面；和多个绝缘的内部隔离层，每个都具有将所述电路元件区分隔成多个子区的形状，并且形成为从所述半导体层的上表面到所述中间绝缘层的上表面。
2. 根据权利要求l所述的半导体器件，其中所述多个半导体电路排列成阵列的所述电路元件区形成为细长形 状，并且所述内部隔离层形成在将所述电路元件区在其纵向方向上划分成 多个块的位置处。
3. 根据权利要求2所述的半导体器件，其中所述多个半导体电路在所述电路元件区中排列成至少一行，并且 所述内部隔离层形成在将所述多个半导体电路彼此分隔开的位置处。
4. 根据权利要求2所述的半导体器件，其中 所述多个半导体电路在所述电路元件区中排列成至少一行，并且 所述内部隔离层形成在将所述多个半导体电路分隔成具有预定数目的半导体电路的组的位置处。
5. 根据权利要求4所述的半导体器件，进一步包括多个高压功能电路，每个都具有相同的功能，并且至少一部分由 高压晶体管形成，其中所述电路元件区中的半导体电路的至少一部分由低压晶体管形成，所述多个高压功能电路在所述电路元件区中彼此相邻地提供，并且在所述电路元件区中，所述内部隔离层形成在所述多个高压功能 电路被分隔开的各个位置的延长线上。
6. 根据权利要求2所述的半导体器件，其中多个上述的细长电路元件区在垂直于其纵向方向的方向上排 成行，这样排成行的所述多个电路元件区中的半导体层形成为交替排列 的n型半导体层和p型半导体层。
7. 根据权利要求1所述的半导体器件，进一步包括形成在所述多 个半导体电路的每个中的多个栅电极，从一个半导体电路到另一个半导体电路，所述多个栅电极形成为相同的图案。
8. 根据权利要求l所述的半导体器件，其中所述元件隔离层和所 述内部隔离层由所述半导体层的绝缘膜形成。
9. 根据权利要求l所述的半导体器件，其中所述内部隔离层由包 含NSG、 SOG和多晶硅中的至少一种的层膜形成。
10. 根据权利要求1所述的半导体器件，其中用于图像数据的驱 动器电路的至少一部分由所述电路元件区中的所述半导体电路形成。
11. 根据权利要求IO所述的半导体器件，其中用于将要被输出以显示在显示器上的图像数据的驱动器电路的至少一部分由所述电路元 件区中的所述半导体电路形成。
全文摘要
所提供的是一种半导体器件，其能够抑制在形成于SOI衬底上的细长电路区中产生晶体缺陷。低压晶体管区被多个内部隔离层分成多个子区。为此，例如，即使低压晶体管区非常细长，子区纵向方向上的长度也被减小了。虽然由于元件隔离层与低压晶体管区中的半导体层之间热膨胀或热收缩的差异可能产生这种缺陷，但是该结构能够抑制在低压晶体管区其纵向方向上产生晶体缺陷。
文档编号H01L21/762GK101315938SQ200810108449
公开日2008年12月3日 申请日期2008年5月30日 优先权日2007年5月30日
发明者井上胜博, 伊藤将之, 藤原章 申请人:恩益禧电子股份有限公司