半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及诸如功率MOSFET和功率IGBT (绝缘栅双极型晶体管)的半 导体器件，尤其涉及在半导体衬底的外围部分中形成的击穿电压保持结构。
背景技术：
为了保持高击穿电压，诸如功率MOSFET和功率IGBT的垂直的高击穿 电压半导体器件在半导体衬底的外围部分具有击穿电压保持结构。存在各种类 型的击穿电压保持结构；例如，场板结构、台式结构、保护环结构、多台阶场 板结构、以及RESURF (减少的表面场)结构是众所周知的。
以下将对与本发明相关的保护环结构进行描述。图4A是示出具有常规保 护环结构的垂直功率MOSFET的重要部分构造的俯视图。图4B是图4A中的 G部分的经放大的截面图。首先，将对MOSFET的有源部分26进行描述。
P阱区2作为n型半导体衬底1的表面层形成，且n型源区3作为每 个p阱区2的表面层形成。每个栅电极5在介于半导体衬底1的部分与n 型源区3之间的p阱区2的部分上形成，且栅氧化物薄膜4介于该部分与 栅电极5之间。层间绝缘薄膜6在每个栅电极5上形成，且源电极7是在n 型源区3和层间绝缘薄膜6上形成。n型漏区(未示出)在n型半导体衬底 1的背面一侧上形成而漏电极(未示出)在n型漏区上形成。
其次，将对在位于该有源部分26周围的外围区域中形成的击穿电压保 持结构进行描述。环形p型保护环51以与p阱区2相同的杂质浓度和相同 的扩散深度形成为n型半导体衬底1的表面层，以便与最外部的p阱区2 分离。绝缘薄膜54在p型保护环51上形成，而环形金属薄膜55 (Al-Si 薄膜)在绝缘薄膜54上形成以便与其它每个p型保护环51连接。p型接触 区53在其它每个p型保护环51的角部(即，在与芯片角部对应的位置)
中形成且通过接触口 56与对应的金属薄膜55连接。p型阻挡区57全圆周 邻接芯片外周围地形成为n型半导体衬底1的表面层。p型接触区53形成 为p型阻挡区57的表面层，且通过穿过绝缘薄膜54形成的接触口 56与金 属薄膜55连接。有源部分26位于芯片的中心且击穿电压保持结构位于该 有源部分26的周围。击穿电压保持结构由p型保护环形成部分58和端部 结构组成，该p型保护环形成部分58位于有源部分26周围。p型接触区 53和接触口 56在该击穿电压保持结构的角部上，即在与芯片角部对应的位 置上形成。在某些情况下，p型接触区53和接触口 56在击穿电压保持结构 中全圆周地形成。
图5是图4B中的E部分的经放大视图，是保护环形成部分58的等位 线图。在金属薄膜55之间穿过且向外的等位线59在F区域，即在p型保 护环51内部上的弯曲部分52附近是密集的且该电场强度在那里是较高的。 该保护环形成部分58被设计成使各个p型保护环51的电场强度的峰值变 得近似一致。
具有常规p型保护环51， p型保护环形成部分58被拉长以将电场强度 峰值减小为诸如约2Xl()Sv/cm或更少。
JP-A-8-306937公开了是低杂质浓度RESURF结构和保护环结构的组 合的击穿电压保持结构且不使用在低温下传导率降低的场板。
如图4A所示，由于p型保护环形成部分58变长，芯片面积增大且因 此制造成本上升。为了避免这个问题，采用例如RESURF结构。
图6是具有RESURF结构的垂直功率MOSFET的重要部分的截面图。 将不对有源部分26进行描述因为其与图4B示出的相同。
p型区61 (RESURF区)被形成为n型半导体衬底1的表面层以便与 最外部p阱区2连接，且场板66在p型区61上形成且绝缘薄膜64介于它 们之间。该场板66通过扩展源电极7形成。
由p型区61和端部结构组成的击穿电压保持结构在有源部分26的周 围形成。p型阻挡区62邻近芯片的外周围全圆周地形成。p型阻挡区62的 杂质浓度是低的，因为它与p型区61同时形成。因此，高杂质浓度的p型
接触区63全圆周地形成为p型阻挡区62的表面层。绝缘薄膜64的一部分 在p型接触区63上形成。p型接触区63通过接触口 65与金属薄膜67接触， 该接触口 65穿过绝缘薄膜64全圆周地形成。
在此RESURF结构中，耗尽层的扩充对外来电荷敏感，因为p型区61 的杂质浓度与n型半导体衬底1的杂质浓度一样低。为了防止此问题，在p 型区61上形成厚的绝缘薄膜64是必要的。形成厚的绝缘薄膜64增加了制 造时间和成本。
JP-A-8-306937未对在保护环上形成的金属薄膜(Al电极)凸出于直接 内接的保护环之上的效果作出陈述。在此保护环结构中，虽然该保护环具 有均匀的电场强度，但是该电场强度本身是较高的且因此有必要形成长的 保护环形成部分。
概述
本发明的一个目的是通过解决上述问题提供一种半导体器件，该半导体的 芯片面积小且对外来电荷较不敏感。
本发明的第一个方面是提供一种半导体器件，该半导体器件包括具有多 个第二传导率类型的阱区的有源部分，该第二传导率类型的阱区选择性地 形成为第一传导率类型半导体层的表面层；以及围绕该有源部分的击穿电 压保持结构，该击穿电压保持结构包括第二传导率类型的阱区，该第二传 导率类型的阱区选择性地在第一传导率类型半导体层的表面层上形成；环
形的第二传导率类型的第一半导体区，该环形的第二传导率类型的第一半 导体区以比阱区的杂质浓度低且比半导体层的杂质浓度高的杂质浓度形成 为半导体层的表面层，以便环绕各阱区中最外部的一个且与之接触；环形 的第二传导率类型的第二半导体区，该环形的第二传导率类型的第二半导 体区以与第一半导体区相同的杂质浓度和相同的扩散深度形成以便环绕第 一半导体区且与之接触； 一个或多个环形的第二传导率类型的第三半导体 区，该一个或多个环形的第二传导率类型的第三半导体区以与第二半导体 区相同的杂质浓度和相同的扩散深度形成以便环绕第二半导体区且与之接
触或分离；环形的第一传导层，该环形的第一传导层在第一半导体区上形 成以与最外部的阱区接触且绝缘薄膜介于它们之间；环形的第二传导层， 该环形的第二传导层在第二半导体区上形成且绝缘薄膜介于它们之间；以 及一个或更多个环形的第三传导层，该一个或更多个环形的第三传导层在 相应第三半导体区上形成且绝缘薄膜介于它们之间，第二传导层与第二半 导体区接触并且第三传导层与相应第三半导体区接触，其中第一传导层和 第二传导层相互分离，第二传导层的内端部分凸出于第一半导体区之上， 第二传导层和第三传导层相互分离，且第三传导层的内端部分凸出于第二 半导体区之上。在此构造中，因为每个传导层凸出于半导体区之上，该半 导体区直接内接于对应于传导层的半导体区，所以穿过传导层且向外的等 位线之间的间隔在第二和第三半导体区的邻接处的连接部分中增大且电场 集聚因此在那里被防止。
较佳的是第二和第三半导体区是保护环。
较佳的是弯曲部分在每个第一、第二、和第三半导体区及半导体层之 间的边界上形成，且弯曲部分的邻接处的端部具有重叠部分或间隙，随着 位置远离第一半导体区所述重叠部分变小或所述间隙变宽。通过此测量， 等位线之间的间隔从一个弯曲部分到另一部分不会变化很大。
较佳的是多个第三传导层中的每一个的内端部分凸出于直接内接的第 三半导体区之上，该多个第三传导层在相应第三半导体区上形成以相互分 离。此使得增大每个第三半导体区的曲线部分中的等位线之间的间隔成为 可能。
较佳的是多个第三传导区相互分离且具有间隙，该间隙随着位置远离 第二半导体区而变宽。通过此测量，等位线之间的间隔，及因此电场强度 的峰值从一个弯曲部分到另一部分变化不会很大。
较佳的是击穿电压保持结构进一步包括接触区，该接触区以比分别与 第二和第三传导层接触的第二和第三区的一部分的杂质浓度高的杂质浓度 形成为第二和第三半导体区的表面层。此使得分别在第二和第三传导层及 第二和第三半导体区之间建立欧姆接触成为可能。
较佳的是接触区作为第三半导体区中的最外部之一的表面层全圆周地 形成以便与关联的第三传导层接触。此使得稳定在整个圆周上的最外部的 第三半导体区的电位成为可能。
较佳的是该第一、第二和第三传导层是低电阻率层、金属薄膜或低电 阻率层和金属薄膜的层合薄膜。使用低电阻率材料形成这些传导层使得固 定相应半导体区的电位成为可能。
较佳的是该低电阻率层是多晶硅层。多晶硅层的形成使得采用普通的 半导体制造工艺成为可能。
在阱区的表面浓度比半导体层(半导体衬底的击穿电压保持层)的杂
质浓度高出100倍以上处，较佳的是第一、第二和第三半导体区的表面浓 度比半导体层的杂质浓度高出10到100倍。用此方法设置第一半导体区的
表面浓度可使其对外来电荷较不敏感。
本发明的第二个方面提供一种半导体器件，包括具有多个第二传导 率类型的阱区的有源部分，该第二传导率类型的阱区选择性地形成为第一 传导率类型半导体层的表面层；以及围绕该有源部分的击穿电压保持结构， 该击穿电压保持结构包括环形的第二传导率类型的第一半导体区，该环形 的第二传导率类型的第一半导体区以比阱区的杂质浓度低且比半导体层的
杂质浓度高的杂质浓度形成为半导体层的表面层以便环绕阱区中的最外部 的一个且与之接触；环形的第二传导率类型的第二半导体区，该环形的第 二传导率类型的第二半导体区以与第一半导体区相同的杂质浓度和相同的 扩散深度形成以环绕第一半导体区；环形的第一传导层，该环形的第一传 导层在第一半导体区上形成且第一绝缘薄膜介于它们之间；以及第一场板， 该第一场板在第一传导层上形成且第二绝缘薄膜介于它们之间以便与最外 部的阱区接触且用使第一场板的外端位于第一传导层的外端之外的方式与 第一传导层连接。此构造使得在每个半导体区域中增大等位线之间的间隔、 即防止等位线变得过度密集成为可能。
较佳的是该击穿电压保持结构包括多个第二半导体区且进一步包括 环形的第二传导层，该环形的第二传导层在半导体层的位于第二半导体区
中的最外部一个之外的一部分上形成，且第一绝缘薄膜介于它们之间；以 及第二场板，该第二场板在第二传导层上形成，且第二绝缘薄膜介于它们 之间以便用使第二场板的外端位于最外部的第二传导层的外端之外的方式 与最外部的第二半导体区连接。这使得用稳定的方式增大存在于最外部第 二半导体区之外的等位线之间的间隔以因此避免那里的电场集中成为可 能。
较佳的是一个或更多个第二半导体区是保护环。
较佳的是一个或多个传导层是低电阻率层、金属薄膜或低电阻率层和 金属薄膜的层合薄膜。
此外，较佳的是该低电阻率层是多晶硅层。
在本发明中，传导层在各个保护环上形成且绝缘薄膜介于它们之间。 每个传导层的内端部凸出于保护环之上，该保护环直接内接于对应的保护 环且保护环的杂质浓度被设置在阱区杂质浓度和半导体衬底杂质浓度之 间。结果，保护环形成部可以被制造得更短，这又使得减小芯片尺寸成为 可能。
传导层在相应保护环上形成且保护环的杂质浓度被设置成比半导体衬 底的杂质浓度高，籍此该器件可被制成对外部电荷较不敏感。结果，在保 护环上形成的绝缘薄膜被制造得更薄。
因为如上所述该芯片尺寸可以被减小且该绝缘薄膜可以被制造得更 薄，所以制造成本可以被降低。
在本发明的又一方面中，像RESURF区那么长的半导体区(p型区) 以高表面浓度形成为半导体衬底的表面层以便与最外部的阱区连接。传导 层在该半导体上形成且绝缘薄膜介于它们之间。场板用使该场板的外端位 于传导层的外端之外的方式在该传导层上形成且绝缘薄膜介于它们之间。 多个保护环在p型半导体区之外形成，且第二传导层在半导体衬底的位于 最外部的保护环之外的一部分上形成且绝缘衬底位于它们之间。第二场板 用使该第二场板的外端位于第二传导层的外端之外的方式在第二传导层上 形成且绝缘薄膜介于它们之间。在此构造中，在该半导体区和半导体衬底
中形成的等位线之间的间隔可以被增大且因此击穿电压保持结构可以被縮 短。结果，芯片大小可以被减小。


图1是根据本发明第一实施方式的半导体器件的重要部分的截面图2是p型保护环形成部分的等位线图3是根据本发明第二实施方式的半导体器件的重要部分的截面图4A是示出具有常规保护环结构的垂直功率MOSFET的重要部分的构
造的俯视图4B是图4A中的G部分的经放大的截面图5是常规保护环形成部分的等位线图；以及
图6是具有RESURF结构的垂直功率MOSFET的重要部分的截面图。
具体实施例方式
以下将对本发明的实施方式进行描述。虽然在以下的说明中，第一和 第二传导类型分别是n型和p型，但它们可以是相反的类型。此外，将对 具有与常规结构中相同部分的部分给出与后者相同的附图标记。
实施方式1
图1是根据本发明第一实施方式的半导体器件的重要部分的截面图， 该半导体器件是垂直的功率MOSFET。
首先，将对MOSFET的有源部分26进行描述。P阱区2形成为n型半 导体衬底1的表面层，且n型源区3形成为每个p阱区2的表面层。每个 栅电极5在p阱区2的介于半导体衬底1的部分与n型源区3之间的部分 上形成，且栅氧化物薄膜4介于其间。层间绝缘薄膜6在每个栅电极5上 形成，且源电极7在n型源区3和层间绝缘薄膜6上形成。n型漏区(未示 出)在n型半导体衬底1的背面一侧上形成且漏电极(未示出)在n型漏 区上形成。此有源部分26的结构与图4B中示出的相同。
其次，将对作为在有源层26周围形成的击穿电压保持结构的一部分的p型保护环形成部分27进行描述。环形p型区11以且比p阱区2更低的杂 质浓度和更大的扩散深度形成为低杂质浓度的n型半导体衬底1的表面层 以便连接到并围绕最外部的P阱区2。环形p型保护环12以与该p型区11 相同的杂质浓度和相同的扩散深度形成从而最内部的p型保护环12围绕p 型区11且其内端部与p型区11连接。在图1的示例中，四个p型保护环 12形成。在邻接的p型保护环12之间的重叠部分13随着位置向芯片的外 围(即，向端部结构)移动而逐渐地变小，且该最外部的p型保护环12与 其直接内接的一个保护环分离。用此方式排列p型保护环12使得相应p型 保护环12的弯曲部分14中的电场强度的峰值一致。
p型阻挡区77形成为邻接芯片外围的n型半导体衬底1的表面层。p 型接触区73形成为p型阻挡区77的表面层，且通过接触口 76与最外部的 金属薄膜20连接，该接触口穿过绝缘薄膜16和19形成。
在从芯片上方观察的俯视图中，与图4A的情况一样，有源部分26位 于芯片的中心且击穿电压保持结构位于该有源部分26的周围。该击穿电压 保持结构由位于有源部分26周围的p型保护环形成部分27和端部结构组 成。在该击穿电压保持结构中，p型阻挡区77、 p型接触区73、以及端部 结构的接触孔76邻近芯片外围全圆周地形成以便环绕该p型保护环形成部 分27。
将对p阱区2、 p型区ll、及p型保护环12的具体制造相关规格进行 描述。p阱区2的扩散深度例如约是3pm。 p型区ll和p型保护环12的扩 散深度比p阱区2的扩散深度大且诸如约是5pm。p阱区2的表面浓度被设 为诸如约是2乂1017 11-3，且p型区ll和p型保护环12的表面浓度被设为 诸如约是2X10"cm—3。
p型接触区15形成为每个p型保护环12的表面。该p型接触区15基 本在保护环12的角部，即在对应于芯片角部的位置上形成。然而，在最外 部p型保护环12中，p型接触区15全圆周地以比p型保护环12高的杂质 浓度形成且通过接触口 21与传导层17和金属薄膜20连接，该接触口 21 以全圆周形成(全圆周地形成的接触口也称为"接触孔")。该绝缘薄膜16在p型区11和p型保护环12上形成，且传导层17在绝缘薄膜16上形 成。该传导层17是由多晶硅硅制成的低电阻率层、金属薄膜、或低电阻率 层和金属薄膜的层合薄膜。绝缘薄膜19在传导层17上形成，且诸如铝硅 (Al-Si)薄膜的金属薄膜20在该绝缘薄膜19上形成。每个p型保护环12 的p型接触区15通过关联的接触口 21与关联的金属薄膜20和传导层17 电连接，该关联的接触口 21穿过绝缘薄膜16和19形成。因为提供了金属 薄膜20使p型保护环12与传导层17接触，所以如果p型保护环12与传 导层17可靠地电连接，则该金属薄膜20不总是必要的。
在每个p型保护环12之上形成的传导层17凸出于直接内接的p型保 护环12之上，且每对邻接的传导层17之间的间隙18位于p型保护环12 上。这是本发明的发明点之一。
p型保护环12的表面浓度被设置为比p阱区2的表面浓度低且比n型 半导体衬底1的杂质浓度高。如果p型保护环12的表面浓度比p阱区2的 表面浓度高，则耗尽层在p型保护环12中的形成将及其困难，从而引起弯 曲部分14中的电场集中。另一方面，为了通过其表面浓度与n型半导体衬 底1的杂质浓度接近相同的p型保护环12保护高击穿电压有必要增加p型 保护环12的深度，这并不是优选的，因为扩散时间和变化都增加了。
更具体地，当p阱区2的表面浓度比n型半导体衬底1的杂质浓度高 出100倍以上时，p型保护环12的表面浓度的适当范围是n型半导体衬底 1的杂质浓度的10到100倍。例如，在n型半导体衬底1的杂质浓度约是 1 X 1014cnT3且p阱区2的表面浓度约是1 X 1018cnf3处，p型区11和p型保 护环12的表面浓度应设为从lX10"cn^到lX10"cm's的近似范围。
因为普通的RESURF区的表面浓度约与n型半导体衬底1的杂质浓度 相等，所以p型区11和p型保护环12的表面浓度比普通的RESURF区的 表面浓度高。因此，p型区ll和p型保护环12对外来电荷较不敏感且因此 在该p型区11和p型保护环12上的绝缘薄膜16和19可被做得更薄。对 外来电荷较不敏感不但是由在p型保护环12上形成的传导层17用作屏蔽 层以防止外来电荷的影响的事实，而且是由因为p型保护环12的表面浓度 较高，所以p型保护环12的靠近表面的区域不容易耗尽且因此表面电场较 弱的事实引起的。
因为p型保护环12对外来电荷较不敏感，所以在p型保护环12上形 成的绝缘薄膜16和19可被制造得更薄，这使得縮短用于形成该绝缘薄膜 16和19的时间且因此降低制造成本成为可能。
在RESURF结构中，有必要形成深的、低杂质浓度的RESURF区，这 需要将杂质深深引入衬底的长期驱动。相反地，在本发明中，因为p型保 护环12的杂质浓度较高且其扩散深度可被制造得比RESURF区的小，所以 长期驱动是不必要的且制造成本可以因此被降低。此外，因为在形成p型 保护环12时的水平扩散程度的变化可被减小且因此它们的形状可被精确地 控制，所以与形状有关的成品率被提高且制造成本可因此被降低。
较佳的是p型区11和p型保护环12的扩散深度比p阱区2的扩散深 度大且比垂直击穿电压保持区(通常称为漂移层；其厚度是n型半导体衬 底1的厚度减去p阱区2的深度和n型漏区的扩散深度的非扩散部分)的 厚度(在600V级别器件情况下约是60nm)的约1/10小。
如果传导层17的总表面积占p型区11和p型保护环12的总表面积的 80%或90%，则防止外来电荷的影响的作用被增强。然而，该传导层17的 总表面积超过p型区11和p型保护环12的总表面积的90%不是优选的， 因为穿过在传导层17之间的间隙且向外的等位线在p型保护环12中变密 集且电场集中变得倾向于在弯曲部分14中发生，从而导致击穿电压的降低。
如果用于限定(确定)击穿电压的部分通过p型区11和p型保护环 12的击穿电压比有源部分26的击穿电压高出5%的设计而设置于有源部分 26中，则即使因为外来电荷影响发生小于5%的击穿电压下降也可保护充 分的器件击穿电压。
图2是p型保护环形成部分的等位线图并且是图1中部分A的放大图。 等位线28根据内部p型保护环12的弯曲部分14的曲率弯曲且通过在p型 保护环12上形成的传导层17之间的间隙18向外。在弯曲部分14中，杂 质浓度逐渐地向n型半导体衬底1中降低且此部分的pn结是缓变结。因此， 等位线28进入p型保护环12的弯曲部分14(低杂质浓度部分)且被弯曲， 且通过传导层17之间的间隙18向外。为使等位线28弯曲且从n型半导体 衬底1中离开，在各p型保护环12相互连接的情况下，p型保护环12相互 分离或者它们的弯曲部分14 (低杂质浓度部分)相互连接是有必要的。
特别地，在p型保护环12的杂质浓度与n型半导体衬底1的杂质浓度 的IO倍以上一样高之处，它们的连接部分必需是低杂质浓度的弯曲部分。
因为如图l所示，每个传导层17用使得它们的内端部位于直接内接于 对应p型保护环12的p型保护环12之上的方式形成，所以通过所关心的 传导层17与直接内接的传导层17之间的间隙18向外的等位线28在区B 向外凸出且它们的间隔在那里增大。因此，电场强度在那里变得比在常规 的保护环结构中的弱，由此该p型保护环形成部分27可以被縮短。
虽然第一实施方式是使根据本发明的击穿电压保持结构应用于作为垂 直器件的功率MOSFET的，但是它也可以应用于功率IGBT。在后者情况 下，n型源区3和n型漏区(未示出)分别由n型发射区和p型集电区代替。 作为更进一步的选择，根据本发明的击穿电压保持结构可以应用于二极管 或晶闸管。在二极管的情况下，MOS栅部分和p阱区2不是必要的且n型 源区3和n型漏区(未示出)分别由n型阴极区和p型阳极区代替。在晶 闸管情况下，MOS栅部分不是必要的，n型源区3和n型漏区(未示出) 分别由n型阴极区和p型阳极区代替，且p阱区2由p型基区代替(栅电 极在p型基区形成)。
实施方式2
图3是根据本发明第二实施方式的半导体器件的重要部分的截面图， 该半导体器件是垂直的功率MOSFET。
此半导体器件与图1的不同之处在于形成了长的p型区31，传导层36 在p型区31上形成且绝缘薄膜35介入它们之间，且场板41在传导层36 上形成且绝缘薄膜38介入它们之间以便于与传导层36连接，以及与最外 部的p型保护环33连接的第二场板42和第二传导层37在n型半导体衬底 1上形成且绝缘薄膜35介于它们之间。因为有源部分26与图1中示出的一样，因此将不对其进行描述。以下将对击穿电压保持结构进行描述。
p型区31以比p阱区2的杂质浓度低且比n型半导体衬底1的杂质浓 度高的杂质浓度和比p阱区2大的扩散深度形成为n型半导体衬底1的表 面层，以便于与最外部p阱区2接触。p型保护环32邻接p型区31形成。 该p型区31像RESUEF区那样长。绝缘薄膜35在p型区31和p型保护环 32上形成，且传导层36在p型区31上形成且绝缘薄膜35介于它们之间。 传导层36是多晶硅薄膜或金属薄膜。绝缘薄膜38在传导层36上形成，且 与最外部p阱区2连接的场板41通过将源电极7扩展到外部且与传导层36 连接形成。传导层36的外端b位于场板41的外端a之内。
因为场板41扩展以便覆盖p型区31的内端部且传导层36的外端b位 于场板41的外端a之内，所以等位线45弯曲以便在区域C中倾斜且因此 占据了 p型区31中的较宽区域。这使得縮短击穿电压保持结构成为可能。 此外，因为p型区31的杂质浓度被设置成比RESURF结构的杂质浓度高， 所以可使其对外来电荷较不敏感。
其它p型保护环33在上述p型保护环32之外形成。与p型保护环33 连接的第二场板42和第二传导层37在n型半导体衬底1上形成且绝缘薄 膜35介于它们之间，且第二传导层37的外端d位于第二场板42的外端c 之内。结果，在第二保护环33之外形成的等位线46弯曲以便在区域D中 倾斜且因此占据了 n型半导体衬底1中的较宽区域。该击穿电压保持结构 可以因此被制造成与采用RESURF结构情况下一样地短。等位线47与应用 器件的额定电压的情况对应。
至于具体的制造相关规格，例如，p阱区2的杂质浓度和扩散深度分 别约是2乂1017011-3和约3nm到5|iim。 p型区31与p型保护环32和33的 杂质浓度约是5X 1015cm'3。因为p型区31与p型保护环32和33的杂质浓 度是较低的，所以它们的pn结是缓变结。当施加反向电压时，较宽的耗尽 层在p型区31与p型保护环32和33中形成且电场集中可以因此被防止。 图3中的附图标记34指示p型接触区。
权利要求
1.一种半导体器件，包括具有多个第二传导率类型的阱区的有源部分，所述第二传导率类型的阱区选择性地形成为第一传导率类型的半导体层的表面层；以及围绕所述有源部分的击穿电压保持结构，所述击穿电压保持结构包括环形的第二传导率类型的第一半导体区，所述环形的第二传导率类型的第一半导体区以比阱区的杂质浓度低且比半导体层的杂质浓度高的杂质浓度形成为半导体层的表面层，以便环绕阱区中的最外部的一个且与之接触；环形的第二传导率类型的第二半导体区，所述环形的第二传导率类型的第二半导体区以与所述第一半导体区相同的杂质浓度和相同的扩散深度形成以便于环绕所述第一半导体区且与之接触；一个或多个环形的第二传导率类型的第三半导体区，所述一个或多个环形的第二传导率类型的第三半导体区以与所述第二半导体区相同的杂质浓度和相同的扩散深度形成，以便于环绕所述第二半导体区且与之接触或分离；环形的第一传导层，所述环形的第一传导层在所述第一半导体区上形成且绝缘薄膜介于它们之间以便于与最外部的阱区接触；环形的第二传导层，所述环形的第二传导层在所述第二半导体区上形成且绝缘薄膜介于它们之间；以及一个或多个环形的第三传导层，所述一个或多个环形的第三传导层在相应第三半导体区上形成且绝缘薄膜介于它们之间，所述第二传导层与所述第二半导体区接触并且所述第三传导层与相应第三半导体区接触，其中所述第一传导层和第二传导层相互分离，第二传导层的内端部凸出于所述第一半导体区之上，所述第二传导层和所述第三传导层相互分离，且所述第三传导层的内端部凸出于所述第二半导体区之上。
2. 如权利要求l所述的半导体器件，其特征在于，所述第二和第三半导体区是保护环。
3. 如权利要求l所述的半导体器件，其特征在于，弯曲部分在第一、 第二、和第三半导体区的每一个与所述半导体层之间的边界上形成，且所 述弯曲部分的邻接处的端部具有重叠部分或间隙，随着位置离开所述第一 半导体区所述重叠部分变小或所述间隙变宽。
4. 如权利要求1到3中任一项所述的半导体器件，其特征在于，所述多个第三传导层中的每一个的内端部凸出于直接内接的第三半导体区之 上，所述多个第三传导层在相应第三半导体区上形成以相互分离。
5. 如权利要求1到4中任一项所述的半导体器件，其特征在于，所述 多个第三传导区相互分离且具有间隙，所述间隙随着位置离开所述第二半 导体区而变宽。
6. 如权利要求1到5中任一项所述的半导体器件，其特征在于，所述 击穿电压保持结构进一步包括接触区，所述接触区以比所述第二和第三区 的分别与所述第二和第三传导层接触的一部分的杂质浓度高的杂质浓度形 成为所述第二和第三半导体区的表面层。
7. 如权利要求6所述的半导体器件，其特征在于，接触区全圆周地形 成为所述第三半导体区中的最外部的一个的表面层，以便与所述相关联的 第三传导层接触。
8. 如权利要求1到7中任一项所述的半导体器件，其特征在于，所述 第一、第二和第三传导层是低电阻率层、金属薄膜或低电阻率层和金属薄 膜的层合薄膜。
9. 如权利要求8所述的半导体器件，其特征在于，所述低电阻率层是 多晶硅层。
10. 如权利要求1到5中任一项所述的半导体器件，其特征在于，所 述阱区的表面浓度比所述半导体层的杂质浓度高出100倍以上，且所述第 一、第二和第三半导体区的表面浓度比所述半导体层的杂质浓度高出10到 100倍。
11. 一种半导体器件，包括具有多个第二传导率类型的阱区的有源部分，所述第二传导率类型的阱区选择性地形成为第一传导率类型半导体层的表面层；以及围绕所述有源部分的击穿电压保持结构，所述击穿电压保持结构包括 环形的第二传导率类型的第一半导体区，所述环形的第二传导率类型的第一半导体区以比阱区的杂质浓度低且比半导体层的杂质浓度高的杂质浓度形成为半导体层的表面层以便环绕阱区中的最外部的一个且与之接触；环形的第二传导率类型的第二半导体区，所述环形的第二传导率类型 的第二半导体区以与所述第一半导体区相同的杂质浓度和相同的扩散深度形成以便环绕所述第一半导体区；环形的第一传导层，所述环形的第一传导层在所述第一半导体区上形 成且第一绝缘薄膜介于它们之间；以及第一场板，所述第一场板在所述第一传导层上形成且第二绝缘薄膜介 于它们之间以便与最外部的阱区接触，且用使所述第一场板的外端位于所 述第一传导层的外端之外的方式与所述第一传导层连接。
12. 如权利要求ll所述的半导体器件，其特征在于，所述击穿电压保 持结构包括多个第二半导体区且进一步包括环形的第二传导层，所述环形的第二传导层在位于所述第二半导体区 中的最外部一个之外的半导体层的一个上形成，且第一绝缘薄膜介于它们 之间；以及第二场板，所述第二场板在所述第二传导层上形成，且第二绝缘薄膜 介于它们之间，以便用使所述第二场板的外端位于最外部的第二传导层的 外端之外的方式与最外部的第二半导体区连接。
13. 如权利要求11或12所述的半导体器件，其特征在于，所述一个 或多个第二半导体区包括保护环。
14. 如权利要求11或12中任一项所述的半导体器件，其特征在于， 所述一个或多个传导层包括低电阻率层、金属薄膜或低电阻率层和金属薄 膜的层合薄膜。
15.如权利要求14所述的半导体器件，其特征在于，所述低电阻率层是多晶娃层o
全文摘要
本发明公开了一种传导层，该传导层在p型保护环上形成且绝缘薄膜介于它们之间以便与相应的p型保护环连接。每个传导层的内端部凸出于直接内接的p型保护环之上。p型保护环的杂质浓度被设置在n型半导体衬底杂质浓度和p阱区杂质浓度之间。结果，p型保护环可以被缩短且芯片大小可被减小。此外，该器件可被制成对外来电荷较不敏感。
文档编号H01L29/78GK101345254SQ20081012590
公开日2009年1月14日 申请日期2008年6月3日 优先权日2007年7月12日
发明者井上正范, 大西泰彦, 小林孝, 新村康 申请人:富士电机电子技术株式会社