半导体装置及半导体装置的制造方法

专利名称：半导体装置及半导体装置的制造方法
技术领域：
本发明涉及半导体装置及半导体装置的制造方法，尤其是涉及在槽部 内形成有栅电极的半导体装置及半导体装置的制造方法。
背景技术：
目前，公知的有在槽部内形成栅电极的半导体装置。现有的半导体装
置是在n+型的埋入区域(第一漏极区域)上含有rT型的漏极漂移区域(第 二漏极区域)。在该漏极漂移区域形成多个槽部，并且，在槽部隔着绝缘 膜形成栅电极。另外，在现有的半导体装置的多个槽部间，形成p型的基 极区域，并且，在该基极区域上形成有n+型的源极区域。另外，在现有的 半导体装置的漏极漂移区域，在多个槽部的侧方形成有漏极引出区域。在 此，现有的半导体装置在源极/漏极间施加电压时，在漏极漂移区域和基极 区域的pn接合部施加反向偏压电压，因此，在该pn接合部形成耗尽层。 由此，在源极区域的下方形成的电场通过pn接合部的耗尽层缓解。
但是，在上述的现有的半导体装置中，由于在形成有栅电极的多个 槽部中的最外侧的槽部的外侧(漏极引出区域侧)没有形成基极区域，因 此，在源极/漏极间施加电压时，存在的问题点为在最外侧的槽部的下端部 的外侧角部附近容易产生电场集中。因此，存在的技术问题为由电场集中 的发生所导致的半导体装置的耐压降低。

发明内容
本发明第一方面提供一种半导体装置，具备第一导电型的第一漏极
区域；第一导电型的第二漏极区域，其形成于第一漏极区域上，且具有比
第一漏极区域的杂质浓度更低的杂质浓度；第一漏极区域的引出部，其以 贯通第二漏极区域到达第一漏极区域的方式形成；第二导电型的基极区 域，其形成于第二漏极区域；第一导电型的源极区域，其形成于基极区域；
栅电极，其在以一侧面与源极区域及基极区域邻接的方式形成的槽部内，
隔着绝缘膜形成；和第二导电型的第一杂质区域，其在槽部和引出部之间，
以与槽部的另一侧面邻接的方式形成，并且以比槽部的下端部更向下方延 伸的方式形成。
另外，本发明第二方面提供一种半导体装置，具备第一导电型的第 一漏极区域；第一导电型的第二漏极区域，其形成于第一漏极区域上，具 有比第一漏极区域的杂质浓度更低的杂质浓度；第一漏极区域的引出部， 其以贯通第二漏极区域到达第一漏极区域的方式形成；栅电极，其在第二 漏极区域中形成的槽部内形成；和第二导电型的电流路径控制用杂质区 域，其以与引出部邻接的方式形成，并且至少形成在比槽部的下端部更靠下方。
另外，本发明第三方面提供一种半导体装置的制造方法，包括形成 第一导电型的第一漏极区域的工序；在第一漏极区域上，形成具有比第一 漏极区域的杂质浓度更低的杂质浓度的第一导电型的第二漏极区域的工 序；以贯通第二漏极区域且到达第一漏极区域的方式形成第一漏极区域的 引出部的工序；在第二漏极区域形成槽部的工序；在槽部内形成栅电极的 工序；和按照与引出部邻接并且至少比槽部的下端部更靠下方的方式，通 过离子注入杂质，形成第二导电型的电流路径控制用杂质区域的工序。


图1是表示本发明第一实施方式的沟栅型功率MOSFET的结构的剖 面图2是表示图1所示的第一实施方式的功率MOSFET的杂质区域附 近的放大剖面图3是表示图1所示的第一实施方式的功率MOSFET的概略的平面
图4是用于说明本发明的第一实施方式的功率MOSFET的制造工艺 的剖面图5是用于说明本发明的第一实施方式的功率MOSFET的制造工艺 的剖面图6是用于说明本发明第一实施方式的功率MOSFET的制造工艺的 剖面图7是通过模拟求得的第一实施方式的功率MOSFET的电位分布图； 图8是通过模拟求得的比较例的功率MOSFET的电位分布图； 图9是本发明第二实施方式的沟栅型功率MOSFET的结构的剖面图； 图10是表示图9所示的第二实施方式的功率MOSFET的杂质区域附 近的放大剖面图11是表示图9所示的第二实施方式的功率MOSFET的概略的平面
图12是通过模拟求得的第二实施方式的功率MOSFET的电流路径
图13是通过模拟求得的第二实施方式的功率MOSFET的电流路径
图14是用于说明本发明第二实施方式的功率MOSFET的制造工艺的 剖面图15是用于说明本发明第二实施方式的功率MOSFET的制造工艺的 剖面图16是用于说明本发明第二实施方式的功率MOSFET的制造工艺的 剖面图17是表示本发明第三实施方式的沟栅型的功率MOSFET的结构的 剖面图18是用于说明本发明第三实施方式的功率MOSFET的制造工艺的 剖面图19是用于说明本发明第三实施方式的功率MOSFET的制造工艺的 剖面图20是表示本发明第四实施方式的沟栅型的功率MOSFET的结构的 剖面图21是用于说明本发明第四实施方式的功率MOSFET的制造工艺的 剖面图22是用于说明本发明第四实施方式的功率MOSFET的制造工艺的
剖面具体实施例方式
下面，参照附图，说明本发明的实施方式。 (第一实施方式)
如图1所示，第一实施方式的功率MOSFET70在硅衬底1的表面形 成有n+型的漏极区域2。在硅衬底1的表面上形成有由外延层构成的iT 型的漏极漂移区域3。另外，功率MOSFET是本发明的"半导体装置"之 一例。另外，漏极区域2是本发明的"第一漏极区域"之一例，漏极漂移 区域3是本发明的"第二漏极区域"之一例。
在硅衬底1及漏极漂移区域3，以包围漏极区域2的方式形成有p+型 的元件分离区域4a。在漏极漂移区域3上，在与元件分离区域4a对应的 区域的上方形成有p+型的元件分离区域4b。另外，在漏极漂移区域3的 表面，在与元件分离区域4b对应的区域的上方，形成有由&02构成的元 件分离部5。
在漏极漂移区域3的表面，多个(在第一实施方式中是3个)槽部6 在X方向隔开规定的间隔以向Y方向(参照图3)延伸的方式形成。在该 槽部6内，隔着由Si02构成的栅极绝缘膜7而形成由多晶硅构成的栅电极 8。在多个槽部6之间形成p型的基极区域9，并且，在基极区域9上的整 个面形成有n+型的源极区域10。因此，如图2所示，在与多个槽部6中 的最外侧的槽部6a的一侧面61a邻接的区域，设置有基极区域9及源极 区域IO。另一方面，在与槽部6a的另一侧面62a邻接的区域形成有p一型 的杂质区域ll。另外，源极区域10只要在基极区域9上以与槽部6邻接 的方式形成，则也可以不在基极区域9上的整个面上形成。
杂质区域ll以比槽部6a的下端部63a更向下方延伸的方式形成，并 且，在槽部6a的下方以向槽部6a侧突出的方式形成。杂质区域11具有 比基极区域9的杂质浓度(p)更低的杂质浓度(P—)。即，杂质区域11 具有比基极区域9的电阻更高的电阻。另外，如图3所示，杂质区域11 平面看形成矩形的环状，以包围栅电极8、基极区域9及源极区域10的方 式设置。另外，杂质区域ll是本发明的"第一杂质区域"之一例。
如图2所示，在杂质区域ll的表面形成有p+型的杂质区域12。杂质 区域12是为了将杂质区域ll和后述的插塞17d连接而设置的。另外，杂 质区域12具有比杂质区域11的杂质浓度(p-)更高的杂质浓度(p+)。 另外，杂质区域12是本发明的"第二杂质区域"之一例。
另外，如图1所示，在X方向的杂质区域11和元件分离部5之间， 以贯通漏极漂移区域3且到达漏极区域2的方式形成有槽部13。如图3 所示，该槽部13设置于环状的杂质区域11的外侧。如图1所示，在槽部 13的侧面形成有由Si02构成的绝缘膜14。在槽部13的内部形成有例如由 钨构成的漏极区域2的引出部15。引出部15与杂质区域11隔开间隔Ll (参照图2)设置。另外，间隔L1是本发明的"规定的间隔"之一例。
在漏极漂移区域3的表面上，形成有由Si02构成的层间绝缘膜16。 在层间绝缘膜16上形成接触孔16a 16d，并且，在接触孔16a 16d内分 别形成插塞17a 17d。插塞17a与栅电极8连接，并且，插塞17b与引出 部15连接。插塞17c与源极区域10连接，并且，插塞17d与杂质区域12 连接。
功率MOSFET70以通过插塞17b及引出部15给漏极区域2施加正电 压的方式构成。另外，功率MOSFET70以通过插塞17c给源极区域10施 加接地电压，并且，通过插塞17d及杂质区域12给杂质区域ll施加接地 电压的方式构成。而且，功率MOSFET70通过插塞17a给栅电极8施加 阈值电压以上的电压时，在基极区域9沿槽部6的侧面形成沟道，由此， 成为接通状态。另外，功率MOSFET70向源/漏极间施加电压时，在槽部 6a的一侧面61a侧，在漏极漂移区域3和基极区域9的pn接合部形成耗 尽层。
如上所述，在第一实施方式中，在和最外侧的槽部6a的另一侧面62a 邻接的区域形成杂质区域11，由此，在向源/漏极间施加电压时，在槽部 6a的另一侧面62a侧(外侧)，在漏极漂移区域3和杂质区域11的pn接 合部也形成耗尽层，因此，通过该耗尽层能够抑制在槽部6a的下端部63a 的外侧角部附近即区域R (参照图2)发生电场集中。另外，以比槽部6a 的下端部63a更向下方延伸的方式形成杂质区域H，由此，能够进一步抑 制在区域R处发生电场集中。另外，在槽部6a的下方以向槽部6a侧突出
的方式形成杂质区域ll，由此，也能够进一步抑制区域R发生电场集中。
由此，能够抑制功率MOSFET70的耐压降低。
另外，在第一实施方式中，通过形成杂质区域11能够抑制在区域R 发生电场集中，因此，能够抑制在减小槽部6a和引出部15之间的距离L2 (参照图2 )时，电流路径被拉向引出部15 。因此，能够抑制功率MOSFET70 的耐压的降低，并且能够实现功率MOSFET70的面积的小型化。另外， 形成引出部15时与未形成引出部15时相比，在区域R的电场集中增强， 因此，功率MOSFET70的耐压降低。该情况下，通过形成杂质区域ll， 能够抑制在区域R发生电场集中，因此，可形成不仅具有引出部15，而 且还抑制耐压降低，并且可以实现面积小型化的功率MOSFET70。
另外，在第一实施方式中，以具有比基极区域9的杂质浓度(p)更 低的杂质浓度(p_)的方式构成杂质区域ll，由此，由于杂质区域ll具 有比基极区域9的电阻更高的电阻，故能够抑制杂质区域11成为电流路 径。
下面，对为了确认上述第一实施方式的杂质区域11的效果而进行的 模拟进行说明。在该模拟中，计算在形成有杂质区域11的第一实施方式 中对功率MOSFET70的源/漏极间施加电压时的电位分布，并且，计算在 未形成有杂质区域ll的比较例中对功率MOSFET80的源/漏极间施加电压 时的电位分布。其结果图示于7及图8。另外，在图7及图8中，通过影 线(斜线)表示强电场(电位变化大)的区域。
由图7所示的模拟结果可知，在第一实施方式的功率MOSFET70中， 在各槽部6的下端部附近、漏极漂移区域3和杂质区域11的边界部附近 以分散的方式形成强电场区域。这是因为，向源/漏极间施加的电压产生的 电场通过在杂质区域11和漏极漂移区域3的pn接合部形成的耗尽层缓解， 因此，在区域R不会发生电场集中。
另一方面，由图8所示的模拟结果可知，在比较例的功率MOSFET80 中，判断为电场从区域R急剧地弯曲。这是因为，由于未形成杂质区域 11，从而在区域R产生了电场集中。
在本发明第一实施方式的功率MOSFET70的制造工艺中，首先，如 图4所示，形成漏极区域2、漏极漂移区域3、元件分离区域4a及4b、由
Si02构成的元件分离部5。而且，使用光刻技术及蚀刻技术，对漏极漂移
区域3的表面的规定区域进行图案化。由此形成槽部6。之后，通过热氧 化法形成由Si02构成的栅极绝缘膜7。而且，在槽部6内形成栅电极8。 具体而言，在槽部6内以埋入的方式堆积多晶硅层。而且，在多晶硅层中 掺杂了杂质后，深蚀刻多晶硅层。
其次，在槽部6间的区域形成基极区域9及源极区域10。具体而言， 使用光刻技术设置规定图案的抗蚀剂掩模。而且，通过离子注入p型的杂 质，形成基极区域9，并且，通过离子注入n型的杂质，形成源极区域IO。 之后，除去抗蚀剂掩模。由此，在与多个槽部6中最外侧的槽部6a的一 侧面61a邻接的区域形成基极区域9及源极区域10。
再次，如图5所示，在与槽部6a的另一侧面62a邻接的区域形成杂 质区域11。具体而言，使用光刻技术来设置规定图案的抗蚀剂掩模。而且， 通过离子注入p型的杂质，以在平面看具有矩形的环状的方式形成杂质区 域ll。之后，除去抗蚀剂掩模。该杂质区域ll以比槽部6a的下端部63a 更向下方延伸的方式形成，并且，以具有比基极区域9的杂质浓度(p) 更低的杂质浓度(p—)的方式形成。另外，在槽部6a的下方以向槽部6a 突出的方式形成杂质区域ll。
接着，在杂质区域11的表面形成杂质区域12。具体而言，使用光刻
技术来设置规定图案的抗蚀剂掩模。而且，通过离子注入P型的杂质，形 成杂质区域12。之后，除去抗蚀剂掩模。该杂质区域12以具有比杂质区 域ll的杂质浓度(p—)更高的杂质浓度(p+)的方式形成。
之后，通过用RTA (Rapid Thermal Annealing:急速热处理)法进行热 处理，对离子注入时的结晶缺陷进行恢复，并且，进行基极区域9、源极 区域10、杂质区域11及12形成时被注入的杂质的活性化。
接着，如图6所示，使用光刻技术及蚀刻技术对漏极漂移区域3的表 面的规定区域进行图案化。由此，在杂质区域11及元件分离部5之间形 成槽部13。而且，在槽部13的侧面形成由Si02构成的绝缘膜14。具体而 言，通过CVD (Chemial Vapor Deposition)法形成Si02层后，通过蚀刻除 去形成于槽部13的底面的Si02层。而且，在槽部13内形成引出部15。 具体而言，以在槽部13内埋入的方式例如埋入钨等导电层，并且，深腐
蚀导电层。
接着，如图1所示，利用CVD法形成由Si02构成的层间绝缘膜16。
而且，在层间绝缘膜16上形成接触孔16a 16d后，在接触孔16a 16d 上形成插塞17a 17d。这样，形成了第一实施方式的功率MOSFET70。
(第二实施方式)
如图9所示，该第二实施方式的功率MOSFET170和第一实施方式不 同，表示在与引出部115邻接的区域形成杂质区域116的例。
在该功率MOSFET170中，如图9所示，在硅衬底101的表面形成有 n+型的漏极区域102。在硅衬底101的表面上形成有由外延层构成的n一型 的漏极漂移区域103。另外，漏极区域102是本发明的"第一漏极区域" 之一例，漏极漂移区域103是本发明的"第二漏极区域"之一例。
在硅衬底101及漏极漂移区域103，以包围漏极区域102的方式形成 有p+型的元件分离区域104a。在漏极漂移区域103上，在与元件分离区 域104a对应的区域的上方形成有p+型的元件分离区域104b。另外，在漏 极漂移区域103的表面，在与元件分离区域104b对应的区域的上方形成 有由Si02构成的元件分离部105。
在漏极漂移区域103的表面，多个(在第二实施方式中是3个)槽部 106在X方向隔开规定的间隔且向Y方向(参照图ll)延伸而形成。在 该槽部106内，隔着由Si02构成的栅极绝缘膜107形成由多晶硅构成的栅 电极10S。在多个槽部106之间形成p型的基极区域109，并且，在基极 区域109上的整个面形成有n+型的源极区域110。因此，如图10所示， 在与多个槽部106中的最外侧的槽部106a的一侧面161a邻接的区域，设 置有基极区域109及源极区域110。另一方面，在与槽部106a的另一侧面 162a邻接的区域，形成有p—型的杂质区域lll。
杂质区域111以比槽部106a的下端部163a更向下方延伸的方式形成， 并且，以在槽部106a的下方而向槽部106a侧突出的方式形成。杂质区域 1U具有比基极区域109的杂质浓度(p)更低的杂质浓度(p—)。即，杂 质区域111具有比基极区域109的电阻更高的电阻。另外，如图11所示， 杂质区域111平面看形成矩形的环状，以包围栅电极108、基极区域109 及源极区域110的方式设置。另外，杂质区域lll是本发明的"第一杂质 区域"之一例。
如图IO所示，在杂质区域111的表面形成有p+型的杂质区域112。 杂质区域112是为了将杂质区域111和后述的插塞118d连接而设置的。
另外，杂质区域112具有比杂质区域111的杂质浓度(p—)更高的杂质浓 度(p+)。另外，杂质区域112是本发明的"第二杂质区域"之一例。
另外，如图9所示，在X方向的杂质区域111和元件分离部105之间， 以贯通漏极漂移区域103且到达漏极区域102的方式形成有槽部113。如 图11所示，该槽部113设置于环状的杂质区域111的外侧。如图9所示， 在槽部113的侧面形成有由Si02构成的绝缘膜114。在槽部13的内部形 成有例如由钨等金属层构成的漏极区域102的引出部115。
在此，在第二实施方式中，在与槽部113邻接的区域形成有P—型的杂 质区域116。杂质区域116以从漏极漂移区域103的表面到漏极区域102 的方式形成，并且，与杂质区域1U隔开间隔L2 (操作图IO)来配置。另 外，杂质区域U6也可以以与杂质区域lll邻接的方式形成。另外，杂质 区域116具有比基极区域109的杂质浓度(p)更低的杂质浓度(p—)。艮口， 杂质区域116具有比基极区域109的电阻更高的电阻。另外，杂质区域116 是本发明的"电流路径控制用杂质区域"之一例。
在漏极漂移区域103的表面上形成有由Si02构成的层间绝缘膜117。 在层间绝缘膜117上形成接触孔117a 117d，并且，在接触孔117a 117d 内分别形成有插塞118a 118d。插塞118a与栅电极108连接，并且，插 塞118b与引出部115连接。插塞118c与源极区域110连接，并且，插塞 118d与杂质区域112连接。
功率MOSFET170以通过插塞118b及引出部115给漏极区域102施 加正电压的方式构成。另外，功率MOSFET170以通过插塞118c给源极 区域110施加接地电压、并且通过插塞118d及杂质区域112给杂质区域 111施加接地电压的方式构成。而且，功率MOSFET170通过插塞118a给 栅电极108施加阈值电压以上的电压时，在基极区域109沿槽部106的侧 面形成沟道，由此，成为接通状态。另外，功率MOSFET170向源/漏极间 施加电压时，在槽部106a的一侧面161a侧，在漏极漂移区域103和基极 区域109的pn接合部形成耗尽层。如上所述，在第二实施方式中，通过以与槽部113邻接的方式形成杂 质区域116，能够抑制电流路径被拉向引出部115。由此，在为实现功率 MOSFET170的面积小型化，将形成栅电极108的槽部106a和引出部115 之间的距离L3 (参照图10)减小时，也能够抑制功率MOSFET170的耐
压降低。
另外，在第二实施方式中，以具有比基极区域109的杂质浓度(p) 更低的杂质浓度(p—)的方式构成杂质区域116，由此，能够抑制杂质区 域116的电阻降低，因此，能够抑制杂质区域116成为电流路径。
另外，在第二实施方式中，以从漏极漂移区域103的表面到达漏极区 域102的方式形成杂质区域116，由此，能够可靠地抑制电流路径被拉向 引出部115。
另外，在第二实施方式中，在和最外侧的槽部106a的另一侧面162a 邻接的区域，形成杂质区域lll，由此，向源/漏极间施加电压时，在槽部 106a的另一侧面162a侧(外侧)也在漏极漂移区域103和杂质区域111 的pn接合部形成耗尽层，因此，通过该耗尽层能够抑制在槽部106a的下 端部163a的外侧角部附近即区域R (参照图10)发生电场集中。另外， 以比槽部106a的下端部163a更向下方延伸的方式举成杂质区域111，由 此，能够进一步抑制在区域R处发生电场集中。另外，以在槽部106a的 下方而向槽部106a侧突出的方式形成杂质区域111，由此，也能够进一步 抑制在区域R发生电场集中。由此，能够抑制功率MOSFET170的耐压降 低。
另外，在第二实施方式中，以具有比基极区域109的杂质浓度(p) 更低的杂质浓度(p—)的方式构成杂质区域lll，由此，由于杂质区域lll 具有比基极区域109的电阻更高的电阻，故能够抑制杂质区域111成为电 流路径。
另外，第二实施方式的其它的效果和上述第一实施方式同样。 下面，参照图12及图13，对为了确认上述第二实施方式的杂质区域 116的效果而进行的模拟进行说明。图12所示的模拟结果表示，通过形成 杂质区域116的第二实施方式向功率MOSFET170的源/漏极间施加电压时 的电流路径。图13所示的模拟结果表示，向未形成杂质区域116的功率
MOSFET180的源/漏极间施加电压时的电流路径。图13是作为图12的比 较例表示的。另外，在图12及图13中，通过影线(斜线)表示电流路径。
由图12所示的模拟结果判明，在第二实施方式的功率MOSFET170 中，电流路径大致垂直地形成。这认为是由于杂质区域116而抑制了电流 路径被拉向引出部115。
由图13所示的模拟结果判明，在功率MOSFET180中，以从最外侧 的栅电极108的下端部附近朝向引出部115的方式引出电流路径。这是因 为未形成杂质区域116。
在本发明的第二实施方式的功率MOSFET170的制造工艺中，首先， 如图14所示，形成漏极区域102、漏极漂移区域103、元件分离区域104a 及104b、由Si02构成的元件分离部105。而且，应用光刻技术及蚀刻技 术对漏极漂移区域103的表面的规定区域进行图案化。由此，形成槽部 106。之后，利用热氧化法形成由Si02构成的栅极绝缘膜107。而且，在 槽部106内形成栅电极108。具体而言，在槽部106内以埋入的方式堆积 多晶硅层。而且，向多晶硅层掺杂杂质后，蚀刻多晶硅层。
其次，在槽部6间的区域形成基极区域109及源极区域110。具体而 言，使用光刻技术来设置规定图案的抗蚀剂掩模。而且，通过离子注入P 型的杂质，形成基极区域109，并且，通过离子注入n型的杂质，形成源 极区域110。之后，除去抗蚀剂掩模。
再次，如图15所示，在与槽部106a的另一侧面162a邻接的区域形 成杂质区域lll。具体而言，使用光刻技术来设置规定图案的抗蚀剂掩模。 而且，通过离子注入p型的杂质，以在平面看具有矩形的环状的方式形成 杂质区域lll。之后，除去抗蚀剂掩模。该杂质区域lll以比槽部106a的 下端部163a更向下方延伸的方式形成，并且，以具有比基极区域109的 杂质浓度(p)更低的杂质浓度(P—)的方式形成。另外，以在槽部106a 的下方而向槽部106a突出的方式形成杂质区域111。
接着，在杂质区域111的表面形成杂质区域H2。具体而言，使用光
刻技术来设置规定图案的抗蚀剂掩模。而且，通过离子注入P型的杂质形 成杂质区域112。之后，除去抗蚀剂掩模。该杂质区域112以具有比杂质 区域lll的杂质浓度(p—)更高的杂质浓度(p+)的方式形成。
之后，通过进行热处理，对离子注入时的结晶缺陷进行恢复，并且，
进行基极区域109、源极区域110、杂质区域111及112形成时被注入的
杂质的活性化。
接着，如图16所示，使用光刻技术及蚀刻技术对漏极漂移区域103 的表面的规定区域进行图案化。由此，在杂质区域111和元件分离部105 之间形成槽部113。然后，在和槽部113邻接的区域形成杂质区域116。 具体而言，使用光刻技术设置规定图案的抗蚀剂掩模。而且，通过注入p 型的杂质，形成杂质区域116。之后，除去抗蚀剂掩模。该杂质区域116 具有比基极区域109的杂质浓度(p)更低的杂质浓度(p—)，并且从漏极 漂移区域103的表面到达漏极区域102。
接着，如图9所示，在槽部113的侧面形成由Si02构成的绝缘膜114。 具体而言，通过CVD (Chemial Vapor Deposition)法形成Si02层后，通过 蚀刻除去形成于槽部113的底面的Si02层。然后，在槽部113内形成引出 部15。具体而言，以在槽部113内埋入的方式例如埋入钨等导电层，并同 时深蚀刻导电层。
接着，通过CVD法形成由Si02构成的层间绝缘膜117。而且，在层 间绝缘膜117上形成接触孔117a 117d后，在接触孔117a 117d上形成 插塞118a 118d。这样形成第二实施方式的功率MOSFET170。
(第三实施方式)
如图17所示，在该第三实施方式的功率MOSFET270中，和上述第 二实施方式不同，表示在规定的区域形成杂质区域216的例。
在该功率MOSFET270中，如图17所示，在漏极漂移区域203的表 面形成有具有宽度Wl的槽部213a。在槽部213a的底面，以到达漏极区 域202的方式形成有具有比宽度Wl更小的宽度W2的槽部213b。另外， 宽度W2只要是宽度Wl以下的大小即可。
在槽部213a及213b的侧面形成有由Si02构成的绝缘膜214。在槽部 213a及213b的内部形成有例如由钨等的导电层构成的漏极区域202的引 出部215。
在与槽部213a及213b的侧面邻接的区域，在槽部213a及213b的边 界部附近的区域形成有P—型的杂质区域216。杂质区域216比槽部106的
更下方形成，并且与漏极区域202隔开间隔而形成。另外，杂质区域216也 可以在杂质区域211的下方形成。
另外，第三实施方式的其它结构和上述第二实施方式同样。
在第三实施方式中，如上所述，通过形成杂质区域216，能够控制电 流路径被拉向引出部215。
如图18所示，在本发明第三实施方式的功率MOSFET270的制造工 艺中，应用光刻技术及蚀刻技术，对漏极漂移区域203的表面的规定区域 进行图案化。由此，在杂质区域211和元件分离部105之间形成具有宽度 Wl的槽部213。之后，在槽部213a的底面附近形成杂质区域216。具体 而言，通过使用形成槽部213a时的抗蚀剂掩模，离子注入p型的杂质， 由此形成杂质区域212。之后，除去抗蚀剂掩模。另外，形成杂质区域212 之前的工序和上述第二实施方式同样。
接着，如图19所示，应用光刻技术及蚀刻技术，对槽部213a的底面 进行图案化。由此，在槽部213a的底面形成槽部213b。该槽部213b具有 宽度W2，并且到达漏极区域202。另外，通过使用形成槽部213a时的抗 蚀剂掩模，也可以形成宽度W2和宽度Wl具有实质的同样大小的槽部 213b。
之后，和上述第二实施方式同样，形成绝缘膜214、引出部215、层 间绝缘膜117及插塞118。 (第四实施方式)
如图20所示，该第四实施方式的功率MOSFET370和上述第二实施 方式不同，表示杂质区域316以不露出漏极漂移区域303的表面的方式形 成的例子。
在该功率MOSFET370中，如图20所示，在和槽部313的侧面邻接 的区域形成有p-型的杂质区域316。杂质区域316以在槽部106的下端部 的更下方到达漏极区域302的方式形成。在槽部313和漏极区域302之间， 形成有用于连接引出部315和漏极区域302的n+型的杂质区域301 。另外， 杂质区域316也可以在与杂质区域311对应的区域的下方形成。 另外，第四实施方式的其它的结构和上述第二实施方式相同。 在第四实施方式中，如上所述，通过形成杂质区域316，能够控制电 流路径被拉向引出部315。在本发明第三实施方式的功率MOSFET270的制造工艺中，如图21 所示，在和槽部313的侧面邻接的区域的一部分形成杂质区域316。具体 而言，使用形成槽部313时的抗蚀剂掩模离子注入p型的杂质，并且，使 注入的杂质扩散，由此形成杂质区域316。之后，如图22所示，在槽部 313和漏极区域302之间形成杂质区域301。具体而言，使用形成槽部313 时的抗蚀剂掩模，离子注入n型的杂质，由此，形成杂质区域301。之后， 除去抗蚀剂掩模。另外，形成槽部313之前的工序和上述第二实施方式相 同。
之后，和上述第二实施方式相同，形成绝缘膜114、引出部315、层 间绝缘膜117及插塞118。本次公开的实施方式应认为是通过所有的点来例示而没有限制。本发 明的范围不通过所述的实施方式表示而通过权利要求的范围表示，且还包 含与权利要求的范围均等的意思及范围内的所有的变更。例如，在上述第一实施方式 第四实施方式中，表示了隔开规定的间 隔(例如L1)设置杂质区域11和引出部15的例子，但是，本发明不限于 此，还可以将杂质区域和引出部以隔着绝缘膜邻接的方式设置。另外，在上述第一实施方式 第四实施方式中，表示了杂质区域11 (111、 211、 311)在多个槽部6 (106)中最外侧的槽部(6a)的下方而 向最外侧的槽部(6a)侧突出的例子，但是，本发明不限于此，也可以是 杂质区域在槽部的下方不向槽部侧突出。
另外，在上述第一实施方式 第四实施方式中，表示了形成三个槽部 6 (106)的例子，但是，本发明不限于此，也可以形成四个以上的槽部。另外，在上述第一实施方式 第四实施方式中，只表示了一组形成多 个栅电极、基极区域、源极区域、杂质区域(11、 111、 211、 311)、引出 部的例子，但是，本发明不限于此，也可以将多个栅电极、基极区域、源 极区域、杂质区域(11、 111、 211、 311)、引出部形成多组。另外，在上述第一实施方式 第四实施方式中，表示了向源极区域及 杂质区域(11、 111、 211、 311)施加接地电压的例子，但是，本发明不限 于此，也可以向源极区域及杂质区域施加接地电压以外的电压。
另外，在上述第一实施方式 第四实施方式中，表示了未向杂质区域
116 (216、 316)施加电压的例子，但是，本发明不限于此，也可以向杂 质区域116 (216、 316)施加规定的电压(例如，接地电压)。
权利要求
1、一种半导体装置，具备第一导电型的第一漏极区域；第一导电型的第二漏极区域，其形成于所述第一漏极区域上，且具有比所述第一漏极区域的杂质浓度更低的杂质浓度；所述第一漏极区域的引出部，其以贯通所述第二漏极区域到达所述第一漏极区域的方式形成；第二导电型的基极区域，其形成于所述第二漏极区域上；第一导电型的源极区域，其形成于所述基极区域上；栅电极，其在以一侧面与所述源极区域及所述基极区域邻接的方式形成的槽部内，隔着绝缘膜被形成；和第二导电型的第一杂质区域，其在所述槽部和所述引出部之间，以与所述槽部的另一侧面邻接的方式形成，并且以比所述槽部的下端部更向下方延伸的方式形成。
2、 如权利要求1所述的半导体装置，其中，所述第一杂质区域具有比所述基极区域的杂质浓度更低的杂质浓度。
3、 如权利要求1所述的半导体装置，其中，所述第一杂质区域以俯视观看包围所述栅电极、所述基极区域和所述 源极区域的方式被设置成环状，所述引出部从俯视观看被设置于所述环状的第一杂质区域的外侧。
4、 如权利要求1所述的半导体装置，其中，所述第一杂质区域以在所述槽部的下方而向所述槽部侧突出的方式 形成。
5、 如权利要求1所述的半导体装置，其中， 所述第一杂质区域和所述引出部以隔开规定的间隔而配置。
6、 如权利要求1所述的半导体装置，其中， 在所述第一杂质区域施加有规定的电压。
7、 如权利要求6所述的半导体装置，其中，还具备用于对所述第一杂质区域施加所述规定的电压的插塞；和 为了连接所述第一杂质区域和所述插塞而设置的、且具有比所述第一 杂质区域的杂质浓度更高的杂质浓度的第二导电型的第二杂质区域。
8、 如权利要求6所述的半导体装置，其中，在所述源极区域施加有与施加到所述第一杂质区域的所述规定的电 压同样的电压。
9、 一种半导体装置，具备 第一导电型的第一漏极区域；第一导电型的第二漏极区域，其形成于所述第一漏极区域上，具有比 所述第一漏极区域的杂质浓度更低的杂质浓度；所述第一漏极区域的引出部，其以贯通所述第二漏极区域到达所述第 一漏极区域的方式形成；栅电极，其在所述第二漏极区域中形成的槽部内形成；和第二导电型的电流路径控制用杂质区域，其以与所述引出部邻接的方 式形成，并且至少形成在比所述槽部的下端部更靠下方。
10、 如权利要求9所述的半导体装置，其中，所述电流路径控制用杂质区域以到达所述第一漏极区域的方式形成。
11、 如权利要求9所述的半导体装置，其中，还具备 形成于所述槽部和所述引出部之间，并且以比所述槽部的下端部更向下方延伸的方式形成的第二导电型的第一杂质区域。
12、 如权利要求9所述的半导体装置，其中，所述电流路径控制用杂质区域以到达所述第二漏极区域的表面的方 式形成。
13、 如权利要求ll所述的半导体装置，其中，所述第一杂质区域以在所述槽部的下方而向所述槽部侧突出的方式 形成。
14、 一种半导体装置的制造方法，包括以下工序形成第一导电型的第一漏极区域的工序；在所述第一漏极区域上，形成具有比所述第一漏极区域的杂质浓度更 低的杂质浓度的第一导电型的第二漏极区域的工序；以贯通所述第二漏极区域且到达所述第一漏极区域的方式形成所述 第一漏极区域的引出部的工序；在所述第二漏极区域形成槽部的工序； 在所述槽部内形成栅电极的工序；和按照与所述引出部邻接并且至少比所述槽部的下端部更靠下方的方 式，通过离子注入杂质，形成第二导电型的电流路径控制用杂质区域的工 序。
15、 如权利要求14所述的半导体装置的制造方法，其中，还包括-在所述槽部和所述引出部之间，以比所述槽部的下端部更向下方延伸的方式，通过离子注入杂质，来形成第二导电型的第一杂质区域的工序。
16、 如权利要求14所述的半导体装置的制造方法，其中， 形成所述电流路径控制用杂质区域的工序，包括以到达所述第一漏极区域的方式形成所述电流路径控制用杂质区域的工序。
全文摘要
本发明提供一种半导体装置，其具备在栅电极和引出部之间，以与槽部的另一侧面邻接的方式形成，并且以比槽部的下端部更向下方延伸的方式形成的第二导电型的第一杂质区域，该栅电极在以一侧面与源极区域及基极区域邻接的方式形成的槽部内隔着绝缘膜形成；该引出部是在槽部和基极区域的下方存在的漏极区域的引出部。
文档编号H01L29/66GK101339958SQ200810129578
公开日2009年1月7日 申请日期2008年7月2日 优先权日2007年7月3日
发明者大竹诚治, 武田安弘, 牧贤一 申请人:三洋电机株式会社;三洋半导体株式会社