专利名称：半导体结构与绝缘结构的形成方法
技术领域：
本发明涉及一种半导体结构与其中的绝缘结构的形成方法。特别是涉及
一种具有过路栅极的半导体结构与过路栅极绝缘结构(passing gate isolation, PGI)的形成方法。
背景技术：
在动态随机存取存储器(DRAM)工艺的发展中，为了要增加芯片上的 元件密度，会安排字线(word line)从上方「路过」其他未受此字线控制的 深沟槽电容，以有效提高集成度(integration)。图1即例示字线从其他未受此 字线控制的深沟槽电容上方路过的电路布局。如图1所示，在此布局图案上， 各字线101从有源区域102、深沟槽电容103及浅沟槽隔离(STI)上方跨过， 其中在尚未制作深沟槽电容103时，基板中只有浅沟槽隔离(STI)及有源区域 102,因此非浅沟槽隔离(STI)的区域即为有源区域102。由于字线101与有 源区域102重叠的部分才会形成栅极元件，因此从上方「路过」非有源区域、 「路过」深沟槽电容的字线部分即被称为过路栅极104。
因为过路栅极要从其他的存储单元(memory cell)的深沟槽电容的上方路 过，同时过路栅极与深沟槽电容都是电性元件，因此要在过路栅极与深沟槽 电容之间建构一层绝缘结构，以确保过路栅极与深沟槽电容间的电绝缘。如 图1所示，绝缘结构105即作为过路栅极104与深沟槽电容103绝缘之用。 应注意，在图1中仅图示出绝缘结构105而省略了其他不完整的绝缘结构 105，但此并不表示其他的深沟槽电容上方无绝缘结构。
当过路栅极要从浅沟槽隔离与深沟槽电容的上方路过，在顺序上，通常 是先制作浅沟槽隔离、然后形成深沟槽电容、再定义过路栅极的绝缘结构。 图2-8即例示传统上定义过路栅极的绝缘结构的步骤。首先，如图2所示， 在基底lll中制作完成浅沟槽隔离112后，再形成深沟槽电容113。形成深 沟槽电容113的步骤可以是先蚀刻出电容沟槽的轮廓，然后扩大沟槽电容底 部成为瓶状以提升内表面积，随后建立其他部分，例如颈部氧化层，再回填导电材料，例如硅。待形成深沟槽电容113后，再开始进行各式所需的离子
阱注入(图未示)、清洗、高温退火等的工艺。其次，如图3所示，在基底 111上全面地依序形成衬垫氧化层114与氮化硅层115，以便之后使用光致 抗蚀剂来定义绝缘结构的位置。之后，如图4所示，形成抗反射层(BARC) 116,并使用图案化的光致抗蚀剂117定义出过路栅极的绝缘结构的位置， 此时光致抗蚀剂117应该要准确的覆盖在浅沟槽隔离112与沟槽电容113上， 以确保过路栅极的绝缘结构具有正确的位置。
跟着，如图5所示，利用蚀刻法移除部分的抗反射层116与氮化硅层115。 然后，如图6所示，移除剩余的光致抗蚀剂117与抗反射层116而留下所需 的氮化硅层115与衬垫氧化层114，此时氮化硅层115即作为硬掩模之用。 再来，如图7所示，利用氮化硅层115作为硬掩模，经由蚀刻移除未被氮化 硅层115所覆盖的衬垫氧化层114。接着，如图8所示，形成栅极氧化层(图 未示)，并依据已知的方式在栅极氧化层上建立栅极110与在氮化硅层115 上建立过路栅极120。此时，理论上来说，过路栅极120此时即应该位于深 沟槽电容113上。换言之，图7中未被移除的氮化硅层115与衬垫氧化层114 即作为过路栅极120的绝缘结构121。而栅极110则用来控制沟槽电容113 并构成存储单元(memory cell)。于是绝缘结构121即确保过路栅极120与其 下方无关的沟槽电容113有良好的绝缘，避免短路，以免影响动态随机存取 存储器的正常操作。
然而，前述的工艺不但需要使用额外的光掩模来定义绝缘结构121的位 置，而且要将绝缘结构121，亦即氮化硅层115与衬垫氧化层114,几乎无 对准偏差(misalignment)地定义在深沟槽电容113的上方亦是一件非常困难 的工作。另外，在绝缘结构121完成前并不能产生足够的保护作用，使得暴 露的浅沟槽隔离112与深沟槽电容113免于诸如离子阱注入、清洗、高温退 火等工艺所可能造成的伤害。
于是急需要一种形成绝缘结构的新方法，不但可以免除使用额外的光掩 模来定义绝缘结构位置的步骤、不用解决在建立绝缘结构时必需与已经存在 的深沟槽电容间精确对准的问题，在绝缘结构完成前也能保护基底、浅沟槽 隔离与深沟槽电容使之不会暴露出来，避免当其他区域的建立过程中可能受 到的波及与伤害。
发明内容
本发明于是提出 一种半导体结构与其中绝缘结构的形成方法。本发明的 绝缘结构是建构在具有底切特征的深沟槽中，使得移除保护基底、浅沟槽隔 离与深沟槽电容用的图案化掩模层时，底切特征会再进一 步被扩大形成空 洞，而方便直接作为外在接触插塞与位于深沟槽电容中的导电材料的电连接 开口。
本发明首先提出一种半导体结构，包含基底，其中具有第一深沟槽、第 二深沟槽与夹于第一深沟槽与第二深沟槽间的浅沟槽隔离、部分填充于第一 深沟槽内的第一导电材料、部分填充于第二深沟槽内的第二导电材料、位于 第 一导电材料上的第 一绝缘层，其填满第 一深沟槽并暴露部份的第 一导电材 料，而其中的第 一绝缘层作为绝缘结构、位于第二导电材料上的第二绝缘层， 填满第二深沟槽并暴露部份第二导电材料，而其中的第二绝缘层亦作为绝缘 结构、位于第一绝缘层与第二绝缘层的至少之一上的栅极结构、覆盖基底、 第一绝缘层、第二绝缘层与栅极结构的介电层、位于介电层中并电连接第一 导电材料的第 一接触插塞，以及位于介电层中并电连接第二导电材料的第二 接触插塞。
本发明其次提出 一种在半导体结构中绝缘结构的形成方法。首先提供基 底，且基底中具有浅沟槽隔离。其次，在基底表面形成图案化掩模层。然后， 通过图案化掩模层蚀刻基底，以于浅沟槽隔离相对两侧分别形成第一深沟槽 与第二深沟槽，以及邻近图案化掩模层的第一底切与第二底切。继续，在第 一深沟槽与第二深沟槽中分别部分填充硅。再来，以第一绝缘材料填满第一 深沟槽与第二深沟槽形成绝缘结构。之后，移除图案化掩模层，使得第一绝 缘材料突出基底表面，并且将第 一底切与第二底切分别扩大形成第 一 空洞
(void)与第二空洞。
图1例示字线从浅沟槽隔离的上方路过未被其控制的深沟槽电容。
图2-8即例示传统上定义过路栅极的绝缘结构的步骤。
图9-16例示本发明位于半导体结构中绝缘结构的形成方法。
附图标记说明
101字线 i02有源区域103深沟槽电容 105绝缘结构 111基底 113深沟槽电容 115氮化硅层 117光致抗蚀剂 121绝缘结构 200半导体结构 202/ 203底切 211第一开口 213图案化衬垫层 215图案化氧化物层 222第二深沟槽 240导电材料 242第二导电材料 261第一空洞、第 262第二空洞、第 251第一绝缘结构 270栅极 280接触插塞 282第二接触插塞
104过路栅极 IIO栅极 112浅沟槽隔离 114衬垫氧化层 116抗反射层 120过路栅极
201基底 210掩模层 212第二开口 214图案化緩冲层 221第一深沟槽 230浅沟冲曹隔离 241第一导电材料 250绝缘材料 深沟槽延伸区 深沟槽延伸区
252第二绝缘结构 271/272过路栅极 281第一接触插塞 290介电层
具体实施例方式
本发明提供一种半导体结构与形成其中绝缘结构的方法。形成本发明的 绝缘结构时，除了不需使用额外的光掩模来定义此绝缘结构位置的步骤、也 不用解决在建立绝缘结构时必需与已经存在的深沟槽电容间精确对准的问 题外，在绝缘结构完成前也能保护基底、浅沟槽隔离与深沟槽电容使之不会 暴露出来。另外，本发明的绝缘结构是建构在具有底切特征的深沟槽中，使 得在后续建立半导体元件时，底切特征会再进一步被扩大形成空洞，而方便 直接作为外在接触插塞与位于深沟槽电容中的导电材料的电连接开口 。
本发明首先提供一种用于半导体结构中绝缘结构的形成方法。图9-16例示本发明位于半导体结构中绝缘结构的形成方法。
一开始，如图9所示，
提供基底201。基底201上覆盖有图案化掩模层210。图案化掩模层210还 具有第一开口 211与第二开口 212。第一开口 211定义出位于基底201中第 一深沟槽221的位置，类似地，第二开口 212定义出位于基底201中第二深 沟槽222的位置。另外，位于第一深沟槽221与第二深沟槽222之间夹有浅 沟槽隔离230。
基底201通常为半导体基底，例如硅。图案化掩模层2I0可以包含单一 层或是多层的结构。例如，掩模层210包含图案化衬垫层213、图案化緩冲 层214与图案化氧化物层215。图案化衬垫层213与图案化緩冲层214可以 分别包含氮化物，例如氮化硅。图案化氧化物层215则包含氧化硅。图案化 掩模层210的功能除了可以定义出第一深沟槽221与第二深沟槽222的位置 以外，还可以保护基底201与浅沟槽隔离230以免后续步骤的伤害。
在基底201中形成第一深沟槽221与第二深沟槽222的方法可以如下所 述。首先，在基底201中预先形成浅沟槽隔离230。其次，在基底201表面 形成图案化掩模层210来定义出第一深沟槽221与第二深沟槽222的位置， 优选为安排在浅沟槽隔离230的两侧并与浅沟槽隔离230部份重叠。之后， 通过图案化掩模层210来蚀刻基底201与部份浅沟槽隔离230，可以在浅沟 槽隔离230相对两侧的基底201中分别形成第一深沟槽221与第二深沟槽 222。在进行第一深沟槽221与第二深沟槽222的蚀刻过程中，可以适当地 调控蚀刻配方，以于基底201表面，靠近图案化掩模层210的位置形成底切 202/203，而为本案的发明特征之一。
在基底201中形成第一深沟槽221与第二深沟槽222之后，可以使用导 电材料与绝缘材料来分别填满第一深沟槽221与第二深沟槽222。例如，如 图IO所示，首先将导电材料240，例如硅，全面性覆盖基底201并同时填充 第一深沟槽221与第二深沟槽222。然后，再如图ll所示，例如使用化学机 械抛光(CMP)移除多余的导电材料240，使得第一深沟槽221与第二深沟 槽222中分别填充导电材料241/242。视情况需要，移除多余的导电材料240 同时还可以一并移除图案化氧化物层215。再来，再如图12所示，进行第一 回蚀刻，使得第一深沟槽221与第二深沟槽222中分别填充适当深度的导电 材料241/242。
随后，在第一深沟槽221与第二深沟槽222中，部分形成第一绝缘材料250,以制备所需的绝缘结构251/252。而在第一深沟槽221与第二深沟槽222 中形成绝缘结构251/252的优选实施例可以如下所述。首先，如图13所示， 首先将第一绝缘材料250,例如硅氧化物，使用高密度等离子体化学气相沉 积(High Density Plasma Chemical Vapor Deposition, HDP-CVD)或是等离子体 辅助式化学气相沉积(PECVD)等沉积方法来全面性覆盖基底201并同时填入 第一深沟槽221与第二深沟槽222。然后，再如图14所示，进行第二回蚀刻， 移除部份的第一绝缘材料250,使得第一深沟槽221与第二深沟槽222中分 別填充适当深度的绝缘结构251/252。至此，本发明用于半导体结构中的绝 缘结构251/252于是成形。
接下来，就可以移除剩下的图案化掩模层210,如图15所示的图案化衬 垫层213与图案化緩冲层214。由于绝缘结构251/252的表面较基底201表 面为高，所以移除剩下的图案化掩模层210后，即会使得绝缘结构251/252 突出基底201表面。
然后，即可进行适当的半导体工艺，以于基底201上建立其他的半导体 区域，例如逻辑区域，或是半导体元件，例如栅极，以完成所需的半导体结 构。适当的半导体工艺可以是离子阱工艺、阈值电压(threshold voltage)注入 工艺、去光致抗蚀剂工艺、清洗工艺、栅极结构工艺与金属硅化物工艺等等。 此外，如图16所示，还可以使用介电层290覆盖各个半导体元件，例如基 底201、第一绝缘结构251、第二绝缘结构252与栅极270，再使用接触插塞 280/281/282穿过介电层290以形成半导体元件的电连接。
值得注意的是，当在进行上述的半导体工艺时，其伴随的各式蚀刻、清 洗等工艺还会进一步扩大基底201中的底切202/203,而形成自我对准 (self-alighment)于第一深沟槽221与第二深沟槽222中的第一空洞261与 第二空洞262，也可视为分别连接第一深沟槽221与第二深沟槽222的第一 深沟槽延伸区261与第二深沟槽延伸区262,其又为本申请的另一发明特征。 由于由原先的底切202/203扩大而成的第一空洞261与第二空洞262还会暴 露出导电材料241/242的部分表面，所以第一接触插塞281与第二接触插塞 282即可顺利的与方便的和导电材料241/242直接进行电连接。
综合上述说明，本发明将构成栅极的字线安排路过第一深沟槽221与第 二深沟槽222的上方而形成过路栅极(passing gate)271/272。由于绝缘结构 251/252自我对准(self-alighment)在位于第一深沟槽221与第二深沟槽222
10中导电材料241/242的上方，故绝缘结构251/252可即作为过i 各栅极绝缘结 构(passing gate isolation, PGI)之用，确保栅极与导电材料241/242的电绝缘。 如此，本发明便可自我对准形成所需的过路栅极绝缘结构(PGI)，并安排字线 从上方「路过」其他未受此字线控制的深沟槽电容，以有效提高存储器的集 成度。
经由本发明方法，即可制得一种半导体结构200,如图16所示。本发明 的半导体结构200包含基底201、第一深沟槽221、第二深沟槽222、浅沟槽 隔离230、第一导电材料241、第二导电材料242、第一绝缘结构251、第二 绝缘结构252、第一深沟槽延伸区(extension region)261、第二深沟槽延伸区 262、栅极270、过路栅极271/272、第一接触插塞281、第二接触插塞282 与介电层290。
浅沟槽隔离230位于基底201中，并且夹设于第一深沟槽221与第二深 沟槽222之间。各深沟槽221/222中填入导电材料与绝缘结构，因此当过路 栅极271/272路过第一深沟槽221与第二深沟槽222的上方时，第一绝缘结 构251与第二绝缘结构252可以确保过路栅极271/272与下方的第一导电材 料241以及第二导电材料242维持良好的电绝缘。另外，绝缘结构251/252 旁还连接有自我对准在深沟槽中、位于导电材料上方的第 一深沟槽延伸区 261与第二深沟槽延伸区262，使得穿过介电层2卯的第一接触插塞281与 第二接触插塞282可以直接与第 一导电材料241以及第二导电材料242产生 电连接。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变 化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种绝缘结构的形成方法，包含提供基底，该基底上具有图案化掩模层，该基底中包含部份填满硅的第一深沟槽、邻近该第一深沟槽并填满硅的第二深沟槽与位于该第一深沟槽与该第二深沟槽之间的浅沟槽隔离，且该图案化掩模层具有定义该第一深沟槽的第一开口与该第二深沟槽的第二开口，其中分别在该第一深沟槽与该第二深沟槽内部、该基底中另具有邻近该图案化掩模层的第一底切与第二底切；将第一绝缘材料部分填满该第一深沟槽与该第二深沟槽以形成该绝缘结构；以及移除该图案化掩模层，使得该第一绝缘材料突出该基底表面，且该第一底切与该第二底切分别形成第一空洞与第二空洞。
2. 如权利要求1的方法，其中该图案化掩模层包含图案化衬垫层与图案化缓冲层。
3. 如权利要求2的方法，其中该图案化衬垫层与该图案化緩沖层分别包含氮化物。
4. 如权利要求l的方法，其中于该第一绝缘材料包含氧化物。
5. 如权利要求1的方法，其中使用高密度等离子体化学气相沉积来沉积该第一绝缘材料。
6. 如权利要求1的方法，其中使用等离子体辅助式化学气相沉积来沉积该第一绝缘材料。
7. 如权利要求l的方法，在移除该图案化掩模层之后还包含对该基底进行半导体工艺。
8. 如权利要求7的方法，其中该半导体工艺选自离子阱工艺、阈值电压注入工艺、去光致抗蚀剂工艺、清洗工艺、栅极结构工艺与金属硅化物工艺。
9. 如权利要求7的方法，其中该半导体工艺更扩大该第一空洞与该第二空洞。
10. 如权利要求1的方法，其中该绝缘结构作为过路栅极绝缘结构。
11. 一种半导体结构，包含基底，其中具有第一深沟槽、第二深沟槽与邻接该第一深沟槽与该第二深沟槽的浅沟槽隔离；第 一 导电材料部分填充于该第 一 深沟槽内；第二导电材料部分填充于该第二深沟槽内；第一绝缘层，位于该第一导电材料上、填满该第一深沟槽并暴露部份该第一导电材料；第二绝缘层，位于该第二导电材料上、填满该第二深沟槽并暴露部份该第二导电材料，其中该第 一绝缘层与第二绝缘层作为绝缘结构；栅极，位于该第一绝缘层与该第二绝缘层的至少之一上；介电层，覆盖该基底、该第一绝缘层、该第二绝缘层与该栅极；第一接触插塞，位于该介电层中并电连接该第一导电材料；以及第二接触插塞，位于该介电层中并电连接该第二导电材料。
12. 如权利要求11的半导体结构，其中该绝缘结构作为过路栅极绝缘结构。
13. 如权利要求11的半导体结构，其中该第一绝缘层包含单一绝缘材料层。
14. 如权利要求11的半导体结构，其中该第一绝缘层包含氧化物。
15. 如权利要求11的半导体结构，其中该第二绝缘层包含单一绝缘材料。
16. 如权利要求11的半导体结构，该第二绝缘层包含氧化物。
17. 如权利要求11的半导体结构，其中该半导体结构另具有第一深沟槽延伸区与第二深沟槽延伸区位于该基底中并分别连接该第 一深沟槽与该第二深沟槽。
18. 如权利要求11的半导体结构，其中经由该第一深沟槽延伸区暴露部份该第 一导电材料，经由该第二深沟槽延伸区暴露部份该第二导电材料。
19. 一种绝缘结构的形成方法，包含提供基底，且该基底中具有浅沟槽隔离；于该基底表面形成图案化掩模层；通过该图案化掩模层蚀刻该基底，以于该浅沟槽隔离相对两侧分别形成第一深沟槽与第二深沟槽；于该第 一深沟槽与该第二深沟槽中分别部分填入导电材料；以第—绝缘材料填满该第 一深沟槽与该第二深沟槽；以及移除该图案化掩模层。
20.如权利要求W的方法,其中形成该第^^SZ^i^形成第 一泯切与第二底切于该图案化掩模层下方的该基底中，使得移除该图衆化掩模层时，该第 一底切与该第二底切分别形成第一空洞与第二空洞
全文摘要
本发明提供一种半导体结构与绝缘结构的形成方法。在该绝缘结构的形成方法中，首先，提供基底，其中具有浅沟槽隔离。其次，在基底表面形成图案化掩模层。然后，通过图案化掩模层蚀刻基底，以于浅沟槽隔离相对两侧分别形成第一深沟槽与第二深沟槽，以及第一底切与第二底切。再来，在第一深沟槽与第二深沟槽中分别部分填充硅。继续，以绝缘材料填满第一深沟槽与第二深沟槽以形成绝缘结构。
文档编号H01L21/70GK101656228SQ20081013101
公开日2010年2月24日 申请日期2008年8月19日 优先权日2008年8月19日
发明者苏怡男 申请人:联华电子股份有限公司