专利名称：半导体元件及其制造方法
技术领域：
本发明通常涉及半导体元件，且更具体地说，涉及功率开关半导 体元件。
背景技术：
金属氧化物半导体场效应晶体管("MOSFET")是一种通用型 功率开关器件。MOSFET器件包括源区、漏区、在源区和漏区之间 延伸的沟道区，以及邻近沟道区设置的栅结构。栅结构包括邻近沟道 区设置并靠薄的电介质层与沟道区分隔开的导电栅电极层。当向栅结 构施加足够强度的电压以将MOSFET器件置于导通状态时，在源区 和漏区之间形成导电沟道区，从而允许电流流经该器件。当向栅施加 的电压不足以引起沟道形成时，不流通电流，并且MOSFET器件处 于截止状态。
当今的高压功率开关市场受两个主要因素驱动击穿电压 ("BVdss")和导通电阻("Rdson")。对具体的应用场合来说，要 求最低的击穿电压，并且在实际应用中，设计者通常能够满足BVdss 的规格。然而，这经常是以Rdson为代价的。对高压功率开关器件的 制造者和使用者来说，这种性能上的取舍是设计上的主要挑战。另一 个挑战的出现是因为功率MOSFET器件在P型导电性主体区和N型 导电性外延区之间具有本征P-N 二极管。此本征P-N 二极管在一定工 作条件下开启，并跨过P-N结储存电荷。当向P-N二极管施加突然的 反向偏压时，储存的电荷产生负电流，直到电荷完全耗尽为止。电荷 耗尽的时间称为反向恢复时间("Trr")，且此时间使功率MOSFET 器件的开关速度延迟。另外，由于峰值反向恢复电流("Irr，，)和反向 恢复时间，储存的电荷("Qrr")同样引起开关电压电平的损耗。因此，拥有具有较低Rdson同时有较高击穿电压和较低开关损 耗，即低Qrr损耗的半导体元件以及制造此半导体元件的方法是有利 的。对半导体元件来说，有成本效益的制造更加有利。
根据下面详细的说明，结合附图将会更好地理解本发明，附图中 相同的参考数字指示相同的组成部分，且在附图中
图1是根据本发明的实施方式的半导体元件在早期的制造阶段 的剖-f见图2是图1的半导体元件在较后的制造阶段的剖视图； 图3是图2的半导体元件在较后的制造阶段的剖视图； 图4是图3的半导体元件在较后的制造阶段的剖视图； 图5是图4的半导体元件在较后的制造阶段的剖视图； 图6是图5的半导体元件在较后的制造阶段的剖视图； 图7是图6的半导体元件在较后的制造阶段的剖视图； 图8是图7的半导体元件在较后的制造阶段的剖视图； 图9是图8的半导体元件在较后的制造阶段的剖视图； 图10是图9的半导体元件在较后的制造阶段的剖视图； 图11是图10的半导体元件在较后的制造阶段的剖视图； 图12是图11的半导体元件在较后的制造阶段的剖视图； 图13是图12的半导体元件在较后的制造阶段的剖视图； 图14是根据本发明的另一个实施方式的半导体元件的剖视图； 图15是根据本发明的另一个实施方式的半导体元件在中间制造 阶段的剖视图16是图15的半导体元件在较后的制造阶段的剖视图； 图17是图16的半导体元件在较后的制造阶段的剖视图； 图18是图17的半导体元件在较后的制造阶段的剖视图； 图19是图18的半导体元件在较后的制造阶段的剖视图； 图20是图19的半导体元件在较后的制造阶段的剖视图；图21是图20的半导体元件在较后的制造阶段的剖视图； 图22是图21的半导体元件在较后的制造阶段的剖视图。
具体实施例方式
主要地，本发明提供了一种半导体元件，所述半导体元件包括场 板和半导体器件，所述半导体器件例如场效应晶体管或槽式场效应晶
体管(trench field effect transistor)、垂直功率场效应晶体管、功率场 效应晶体管，或其组合。应注意到，功率场效应晶体管也称为垂直功 率器件，且垂直场效应晶体管也称为功率器件。根据实施方式，半导 体元件包括在半导体材料中形成的多个场板槽(field plate trench )， 所述半导体材料包括在半导体衬底上设置的外延材料层。多个场板槽 包括衬有电介质材料的侧壁和底。在槽中的电介质材料上形成有导电 材料。在两个邻近的场板槽之间形成有具有侧壁和底的栅槽(gate trench)。在栅槽中形成有栅电介质材料比如，例如，栅氧化物，且 在栅电介质上形成有栅导体。因此，栅槽衬有电介质材料。
根据另 一个实施方式，栅槽横向地邻近于场板槽并与场板槽间隔 开形成。在栅槽中形成有栅电介质材料比如，例如，栅氧化物，且在 栅电介质上形成有栅导体。
图1是根据本发明的实施方式的半导体元件10的一部分在制造 过程中的剖视图。图1中显示的是具有相对的表面14和16的半导体 材料12。表面14也称为正面或顶面，且表面16也称为底面或背面。 根据实施方式，半导体材料12包括在半导体衬底18上设置的外延层 20。优选地，衬底18是用N型掺杂剂或杂质材料重掺杂的硅，而外 延层20是用N型掺杂剂轻掺杂的硅。衬底层18的电阻率可小于约 0.01欧姆-厘米("Q-cm，，)，而外延层20的电阻率可大于约O.lQ-cm。 衬底层18为流经功率晶体管的电流提供低电阻导电通道，并对在半 导体材料12的底面16上形成的底部漏导体(drain conductor )、对 顶部漏导体或对这两个导体都提供低电阻电连接。用N型掺杂剂掺杂 的区域或层称为具有N型导电性或N导电性类型，而用P型掺杂剂掺杂的区域或层称为具有P型导电性或P导电性类型。
电介质材料层26在外延层20上形成或由外延层20形成。根据 实施方式，电介质层26的材料是厚度在约200埃(A)到约1， OOOA 之间变化的二氧化硅。形成二氧化硅层26的技术是为本领域的技术 人员所熟知的。注入掩模(implant mask )(未显示)在电介质层26 上形成。作为举例，注入掩模是具有暴露电介质层26的部分的开口 的光阻。P型导电性掺杂剂层(未显示)在外延层20中形成。掺杂剂 层可通过将杂质材料比如，例如硼注入到外延层20中来形成。作为 举例，硼可以以在约lxl013离子每平方厘米(离子/cm2)到约lxl014 离子/cm2之间变化的剂量，且在约100千电子伏特(keV)到约400keV 之间变化的注入能量注入。形成掺杂剂层的技术不限于注入技术。掩 模结构被除去。
保护层28在电介质层26上形成。保护层28可以是厚度在约500 A到约2， 000 A之间变化的氮化硅。电介质层26可具有约300 A的 厚度，且保护层28可具有约1， 000 A的厚度。优选地，层26和层 28的材料被选择成使得保护层28限制氧扩散，并因此防止下面的层 氧化。尽管保护层28被显示为材料的单层，但其也可是不同材料类 型的多层结构。外延层20通过加热到在约1, 000摄氏度(。C)到约 1， 200。C之间变化的温度来退火。使外延层20退火驱入掺杂剂层的 杂质材料，形成掺杂区30。
现参考图2，光阻层被图案化在保护层28上，以形成具有暴露 保护层28的部分的开口 36的掩模结构34。掩模结构34也称为掩模。 分别具有侧壁41和43，以及底45和47的槽38和39通过除去保护 层28的部分、电介质层26和外延层20,而在外延层20中形成。更 具体地说，保护层28的暴露的部分以及电介质层26和外延层20的 在保护层28的暴露的部分下方的部分被除去。层28、 26和20的这 些部分可利用各向异性蚀刻技术比如，例如反应离子蚀刻来除去。尽 管槽38和39被显示为在外延层20中终止，但这并不是对本发明的 限制。例如，槽38和39可延伸进衬底18。蚀刻技术和在外延层20中形成的槽的数量不是对本发明的限制。因为场板将在槽38和39中 形成，所以场板可称为场板槽。掩模结构34被除去。
现参考图3，厚度在约250A到约1， 250A之间变化的电介质材 料牺牲层40沿着各槽38和39的侧壁41和43以及底45和47形成。 厚度在约5, OOOA到约15， OOOA之间变化的电介质材料层42在牺 牲层40和保护层28上形成。因此，电介质材料42形成为横向地邻 近于侧壁41和43并垂直地邻近于保护层28以及底45和47。电介质 材料42可由四乙基原珪酸盐(tetraethylorthosilicate )的分解形成或 沉积而成。用这种方式形成的电介质层也称为TEOS层。电介质层42 通过加热到在约500。C到约1， 500。C之间变化的温度来退火。在其中 半导体元件能够承受大于约250伏的电压的实施方式中，厚度在约5， OOOA到约15, OOOA之间变化的另一层电介质材料层(未显示)比如， 例如TEOS层，在电介质层42上形成。和电介质层42—样，电介质 材料40形成为横向地邻近于侧壁41和43并垂直地邻近于保护层28 以及底45和47。应注意到，在电介质层42上形成电介质材料层是任 选的。半导体材料的掺杂层46比如，例如掺杂剂或杂质材料浓度在 约lxlO"原子每立方厘米(原子/cm3)到约lxlO"原子/cn^之间变化 且厚度在约5， 000A到约15， OOOA之间变化的多晶硅，在电介质层 42上形成。根据本发明的实施方式，牺牲层40具有约670A的厚度， 电介质层42和任选的电介质材料层每个都具有约9， OOOA的厚度， 而多晶硅层46具有约8， OOOA的厚度，并用浓度约2xl0"原子/cm3 的N型导电性的杂质材料掺杂。因此，半导体层46在邻近于槽38和 39的侧壁41和43的电介质材料之间。
现参考图4，多晶硅层46被利用覆盖式多晶硅回蚀过程(blanket polysilicon etchback process )蚀刻，分别在槽38和39中留下TEOS 层42和多晶硅层46的部分50和52。多晶硅层46的部分50和52称 为场板。
现参考图5，电介质层42的暴露的部分被利用例如反应离子蚀 刻来蚀刻。电介质层42的剩余的部分，即，部分54、 56、 58和60被利用例如包括十份氩氟酸对一份水的湿法蚀刻溶液来清洗。因为湿
法蚀刻溶液的组成，该清洗步骤可称为十比一氧化物湿镀(ten-to-one oxide wet tip )。清洗之后，电介质层40的部分54和56以及电介质 层42的部分58和60分别剩余在槽38和39中。另外，多晶硅层46 的部分50和52分别剩余在槽38和39中。
厚度在约250A到约1， 000A之间变化的氧化物62在多晶硅层 46的部分50和52上形成。作为举例，氧化物62具有约670A的厚 度。
现参考图6，保护层28被利用例如适合于除去氮化硅层的湿法 蚀刻来除去。部分50和52分别剩余在槽38和39中。应注意到，为 了清楚，电介质层26、电介质层40的部分54和56、电介质层42的 部分58和60以及多晶硅层46的部分50和52的上表面^皮显示为是 平坦的。然而，这不是对本发明的限制，即表面可以是非平坦的。光 阻层净皮图案化在电介质层26、电介质层40的部分54和56、电介质 层42的部分58和60以及多晶珪层46的部分50和52上，以形成具 有暴露电介质层26的在掺杂区30上的部分的开口 66的掩模结构64。 掩模结构64也称为掩模。掺杂层通过以在约lxlO"原子/cir^到约 5xl0"原子/cm2之间变化的剂量且在约20keV到约500keV之间变化 的注入能量将N型导电性的杂质材料比如，例如磷或砷注入到掺杂区 30而在掺杂区30中形成，以形成源区70。源区70从表面14延伸进 外延层20 —段垂直距离，该垂直距离小于掺杂区30延伸进外延层20 的垂直距离。
现参考图7，掩模结构64被除去，且厚度在约500 A到约2， 000 A之间变化的电介质材料层72在电介质层26、电介质层40的部分 54和56、电介质层42的部分58和60以及多晶硅层46的部分50和 52上形成。厚度在约l， 000人到约5， OOOA之间变化的电介质材料 层74在电介质层72上形成。电介质层74起硬掩模的作用。作为举 例，电介质层72是氮化硅层，而电介质层74是TEOS层。光阻层被 图案化在电介质层74上，以形成具有暴露电介质层74的在掺杂区30上方的部分的开口 78的掩模结构76。掩模结构76也称为掩模。
现参考图8，电介质层74的由开口 78暴露的部分和电介质层72 和26的在硬掩模层74的暴露的部分下方的部分被除去，从而暴露表 面14的部分。掩模结构76被除去。除去层74、 72和26的部分以及 掩模结构76的技术是为本领域的技术人员所熟知的。分别具有侧壁 84和86，以及底88和90的槽80和82在外延层20中形成。槽80 延伸进源区70和掺杂区30的邻近于槽38并与槽38横向地间隔开的 部分，而槽82延伸进源区70和掺杂区30的在槽38和39之间的部 分。优选地，槽80和82从表面14延伸，通过源区70、掺杂区30并 进入外延层20。因为栅结构由槽80和82形成，所以栅结构也称为栅 槽。在槽80和82形成后，硬掩才莫76和电介质层74的剩余的部分被 利用例如湿法蚀刻技术除去。应注意到，电介质层74的除去可包括 在槽80和82内的牺牲氧化物层的形成，其中牺牲氧化物层在电介质 层74的除去后被除去。
厚度在约100 A到约1, 000 A之间变化的电介质材料层分别由 槽80和82的底88和90以及侧壁84和86的部分形成，或分别在槽 80和82的底88和90以及侧壁84和86的部分上形成。电介质材料 层的在槽80中的部分用参考数字92来标记，且电介质材料层的在槽 82中的部分用参考数字94来标记。根据本发明的实施方式，电介质 层92和94是氧化物层，起半导体元件10的栅氧化物的作用。
现参考图9，导电材料比如，例如掺杂剂或杂质材料浓度在约 lxlO"原子每立方厘米(原子/cm3)到约lxl0"原子/cm3之间变化且 厚度在约1， 000A到约8， OOOA之间变化的掺杂的半导体材料层96 在栅氧化物层92和94、电介质层26、电介质层40的部分54和56、 电介质层42的部分58和60以及多晶硅层46的部分50和52上形成。 根据本发明的实施方式，导电层96是厚度约3， 500A且杂质材料浓 度约2xlO"原子/ciT^的多晶硅层。
现参考图10，多晶硅层96被利用例如反应离子蚀刻过程来蚀刻， 并在槽80和82中凹进。优选地，多晶珪层96的凹陷的部分和源区70的下边界处于大约距表面14相同的距离处。换句话说，多晶硅层 96的部分100和102的上边界与源区70的下边界处在大约相同的水 平面。然而，应注意到，凹陷的部分延伸进槽80和82的距离不是对 本发明的限制。电介质层26起蚀刻停止层的作用。多晶硅层96的部 分100和102分别剩余在槽80和82中，并形成栅导体。槽80中的 栅氧化物层92和栅导体100形成栅结构104，而槽82中的栅氧化物 层94和栅导体102形成栅结构106。根据实施方式，多晶硅层96可 被利用光刻(photolithographic)技术来蚀刻和凹进，以在电介质层26 上留下栅导体100和102的部分。可替代地，多晶硅层96可被利用 非光刻技术来蚀刻和凹进，以〗吏得栅导体100和102的部分可以或可 以不剩余在电介质层26上。
现参考图11，电介质材料层110在电介质层40的部分54和56、 电介质层42的部分58和60、多晶硅层46的部分50和52以及多晶 硅96的部分100和102上形成。电介质层110通常称为层间电介质 ("ILDO，，)层。在ILDO层IIO上形成有光阻层，并且光阻层被图案 化以形成具有开口 114和116的掩才莫结构112，所述开口 114和116 暴露ILDO层110的在槽38和39上的部分，且暴露ILDO层110的 在电介质层26的横向地邻近于槽38和39的部分上的部分。
现参考图12， ILDO层110的由开口 114和116暴露的部分被利 用例如反应离子蚀刻来各向异性地蚀刻，以形成延伸进电介质层40 的部分54和56、电介质层42的部分58和60以及多晶硅层46的部 分50和52的开口 118和120。 P型导电性的杂质材料比如，例如硼 或铟可注入到掺杂区30的邻近于槽38和39的部分。通过开口 118 和120注入的杂质材料形成接触增强区122、 124、 126和128，其中 接触增强区122和124邻近于槽38，而接触增强区126和128邻近于 槽39。作为举例，杂质材料以在约lxlO"原子/crr^到约5xlO"原子/cm2 之间变化的剂量且在约10keV到约100keV之间变化的注入能量注 入。掩模结构112被除去，且外延层20利用快速热退火技术退火。
现参考图13，难熔金属层(未显示)在掺杂区30的部分上、在接触增强区122-128上、在多晶硅层46的部分50和52上以及在电介 质层110上共形沉积。作为举例，难熔金属为厚度在约IOOA到约1, 000 A之间变化的钛。难熔金属加热到在约350。C到约700。C之间变化 的温度。加热处理使钛与硅起反应，以在其中钛与硅或多晶硅接触的 所有区域内形成硅化钛。因此，硅化钛层130和132分别由接触增强 区122和124形成，硅化钛层134由多晶硅层46的部分50形成，硅 化钬层136和138分别由接触增强区126和128形成，而硅化钬层140 由多晶硅层46的部分52形成。
势垒层被形成为与硅化钛层130-140接触，且在ILD层110上方 形成。用作势垒层的合适的材料包括氮化钛、鴒化钛或类似物。金属 层比如，例如铝，被形成为与势垒层接触。在金属层上形成有光阻层 (未显示)，并且光阻层被图案化以暴露金属层的部分。金属层的暴 露的部分以及势垒层的在金属层的暴露的部分下方的部分被蚀刻以 形成导电体。更具体地，硅化物层130-140、势垒层的部分142以及 金属层的部分144相配合以形成源接触。导体146形成为与表面16 接触并起功率FETIO的漏接触的作用。尽管在图13中显示了底侧底 侧漏接触(bottom-side drain contact)，但本发明在这点上不受限制。 例如，漏电极可由顶侧形成。导体146的合适的金属化系统包括金合 金、钛-镍-金、钛-镍-银或类似物。应进一步理解，由半导体材料12 制造的半导体器件的类型不限于功率FET或槽型FET。
图14是根据本发明的另一个实施方式的半导体元件150的剖视 图。和半导体元件10 —样，半导体元件150可包括形成在半导体材 料12中的场板槽38和39，所述半导体材料12包括外延层20，外延 层20形成在半导体衬底18上。掺杂区30在外延层20中形成，而掺 杂区70在掺杂区30中形成。场板50和52分别在场板槽38和39中 形成。硅化物层130-140、势垒层的部分142以及金属层的部分144 相配合以形成源接触。导体146形成为与表面16接触，并起功率FET 150的漏接触的作用。栅槽80和82在半导体材料12中形成。栅氧化 物或栅氧化物层90A在栅槽80中形成，而栅氧化物或栅氧化物层92A在栅槽82中形成。分別地，栅氧化物层90A和92A在槽80和82的 底部附近比沿其侧壁在栅槽80和82的顶部附近厚。在槽80和82中， 栅导体100A和102A分别在栅氧化物层90A和92A上方形成。
图15是根据本发明的另一个实施方式的半导体元件200在中间 制造阶段的剖视图。参考图15描述的加工步骤自图l-6描述的加工步 骤继续。因此，图15是图6的半导体元件在较后的制造阶段的剖视 图，只是与图15的半导体元件关联的参考数字是200而不是在图1-6 中显示和描述的IO。现参考图15,掩模结构64被除去，且光阻层被 图案化在电介质层26、电介质层40的部分54和56、电介质层42的 部分58和60以及多晶硅层46的部分50和52上，以形成具有暴露 电介质层40的部分54和56、电介质层42的部分58和60以及多晶 硅层46的部分50和52的开口 204的掩模结构202。掩模结构202也 称为掩模。部分50和52被利用例如反应离子蚀刻过程来除去并凹进。 优选地，凹陷的部分延伸进槽38和39—段距离，该距离至少与掺杂 区30延伸进外延层20的距离一样大。根据实施方式，部分50和52 可被利用光刻技术来蚀刻和凹进，以分别在槽38和39中留下部分50A 和52A。可替代地，部分50和52可被利用非光刻技术来蚀刻和凹进。
现参考图16,掩模结构202被除去，且电介质插塞69和71在 部分50A和52A上形成。电介质插塞的材料可以是氧化物、氮化物 或类似物。厚度在约500A到约2， OOOA之间变化的电介质材料层72 在电介质层26、电介质层40的部分54和56、电介质层42的部分 58和60以及电介质插塞69和71上形成。厚度在约1， OOOA到约5, OOOA之间变化的电介质材料层74在电介质层72上形成。电介质层 74起硬掩模的作用。作为举例，电介质层72是氮化硅层，而电介质 层74是TEOS层。光阻层被图案化在电介质层74上，以形成具有暴 露电介质层74的在掺杂区30上方的部分的开口 78的掩模结构76。 掩模结构76也称为掩模。
现参考图17，电介质层74的由开口 78暴露的部分以及电介质 层72和26的在硬掩模层74的暴露的部分下方的部分被除去，从而暴露表面14的部分。掩模结构76被除去。除去层74、 72和26的部 分以及掩模结构76的技术是为本领域的技术人员所熟知的。分别具 有侧壁84和86以及底88和90的槽80和82在外延层20中形成。 槽80延伸进源区70和掺杂区30的邻近于槽38并与槽38横向地间 隔开的部分，而槽82延伸进源区70和掺杂区30的在槽38和39之 间的部分。优选地，槽80和82从表面14延伸，通过源区70、掺杂 区30并进入外延层20。因为栅结构由槽80和82形成，所以栅结构 也称为栅槽。在槽80和82形成后，硬掩模76和电介质层74的剩余 的部分被利用例如湿法蚀刻技术除去。应注意到，电介质层74的除 去可包括在槽80和82内的牺牲氧化物层的形成，其中牺牲氧化物层 在电介质层74的除去后被除去。
厚度在约100 A到约1， 000 A之间变化的电介质材料层分别由 槽80和82的底88和90以及侧壁84和86的部分形成，或分别在槽 80和82的底88和90以及侧壁84和86的部分上形成。电介质材料 层在槽80中的部分用参考数字92来标记，且电介质材料层在槽82 中的部分用参考数字94来标记。根据本发明的实施方式，电介质层 92和94是氧化物层，起半导体元件10的栅氧化物的作用。
现参考图18，导电材料比如，例如掺杂剂或杂质材料浓度在约 lxl0"原子/cm3到约lxlO"原子/cn^之间变化且厚度在约1, OOOA到 约8， OOOA之间变化的掺杂的半导体材料层96在栅氧化物层92和 94、电介质层26、电介质层40的部分54和56、电介质层42的部分 58和60以及多晶硅层46的部分50和52上形成。才艮据本发明的实施 方式，导电层96是厚度约3， 500A且杂质材料浓度约2xl0"原子/cm3 的多晶硅层。
现参 考图19，多晶硅层96被利用例如反应离子蚀刻过程来蚀刻 并在槽80和82中凹进。优选地，多晶硅层96的凹陷的部分和源区 70的下边界处于距表面14大约相同的距离处。换句话说，多晶硅层 96的部分100和102的上边界与源区70的下边界处在大约相同的水 平面。然而，应注意到，凹陷的部分延伸进槽80和82的距离不是对本发明的限制。电介质层26起蚀刻停止层的作用。多晶硅层96的部 分100和102分别剩余在槽80和82中，并形成栅导体。槽80中的 栅氧化物层92和栅导体100形成栅结构104，而槽82中的栅氧化物 层94和栅导体102形成栅结构106。根据实施方式，多晶硅层96可 被利用光刻技术来蚀刻和凹进，以在电介质层26上留下栅导体100 和102的部分。可替代地，多晶硅层96可被利用非光刻技术来蚀刻 和凹进，以使得栅导体100和102的部分可以或可以不剩余在电介质 层26上。
现参考图20，电介质材料层110在电介质层40的部分54和56、 电介质层42的部分58和60、多晶硅层46的部分50和52以及多晶 硅96的部分100和102上形成。电介质层110通常称为层间电介质 ("ILDO，，)层。在ILDO层IIO上形成有光阻层，并且光阻层被图案 化以形成具有开口 114和116的掩才莫结构112，所述开口 114和116 暴露ILDO层110的在槽38和39上的部分，且暴露ILDO层110的 在电介质层26的横向地邻近于槽38和39的部分上方的以及在栅电 极100和102上方的部分。
现参考图21, ILDO层110的由开口 114和116暴露的部分被利 用例如反应离子蚀刻来各向异性地蚀刻，以形成延伸进电介质层40 的部分54和56、电介质层42的部分58和60以及电介质插槽69和 71的开口 118和120。 P型导电性的杂质材料比如，例如硼或锢可注 入到掺杂区30的邻近于槽38和39的部分。通过开口 118和120注 入的杂质材料形成接触增强区122、 124、 126和128，其中接触增强 区122和124邻近于槽38，而接触增强区126和128邻近于槽39。 作为举例，杂质材料以在约lxlO"原子/ci^到约5xl0"原子/cii^之间 变化的剂量且在约10keV到约100keV之间变化的注入能量注入。掩 模结构112被除去，且外延层20利用快速热退火技术退火。
现参考图22，难熔金属层(未显示)在掺杂区30的部分上、在 接触增强区122-128上、在电介质插槽69和71上以及在电介质层110 上共形沉积。作为举例，难熔金属为厚度在约100 A到约1， 000 A之间变化的钛。难熔金属加热到在约35(TC到约700'C之间变化的温 度。加热处理使钛与硅起反应，以在其中钛与硅或多晶硅接触的所有 区域内形成硅化钛。因此，硅化钛层130和132分别由接触增强区122 和124形成，而硅化钬层136和138分别由接触增强区126和128形 成。
势垒层被形成为与硅化钛层130、 132、 136和138接触，且在 ILD层110上方形成。用作势垒层的合适的材料包括氮化钛、鴒化钛 或类似物。金属层比如，例如铝，被形成为与势垒层接触。在金属层 上形成有光阻层(未显示)，并且光阻层被图案化以暴露金属层的部 分。金属层的暴露的部分以及势垒层的在金属层的暴露的部分下方的 部分^皮蚀刻以形成导电体。更具体地，珪化物层130、 132、 136和138、 势垒层的部分142以及金属层的部分144相配合以形成源接触的部 分。导体146形成为与表面16接触，并起功率FET 10的漏接触的作 用。尽管在图22中显示了底侧漏接触，但本发明在这点上不受限制。 例如，漏电极可由顶侧形成。导体146的合适的金属化系统包括金合 金、钛-镍-金、钛-镍-银或类似物。应进一步理解，由半导体材料12 制造的半导体器件的类型不限于功率FET或槽型FET。
尽管已在此公开了 一些优选的实施方式和方法，但对于本领域中 的技术人员来说很明显的是，依据前述的公开，在不偏离本发明的主 旨和范围的情况下，可对上述实施方式和方法做出变化或修改。例如， 半导体器件可以是垂直器件或横向器件。本发明旨在只限于由所附权
利要求书和适用法律的规则和法则要求的范围。
权利要求
1. 一种用于制造半导体元件的方法，其包括提供具有相对的第一表面和第二表面的半导体材料；在所述半导体材料中形成第一槽和第二槽，其中所述第一槽和第二槽具有至少一个侧壁，并从所述第一表面延伸进所述半导体材料第一距离；在所述第一槽和第二槽中形成电介质材料；在所述第一槽和第二槽中形成半导体材料，在所述第一槽中的所述电介质材料在所述第一槽中的所述半导体材料和所述第一槽的所述至少一个侧壁之间，而在所述第二槽中的所述电介质材料在所述第二槽中的所述半导体材料和所述第二槽的所述至少一个侧壁之间；以及通过以下步骤在所述第一槽和第二槽之间形成栅结构在所述半导体材料中形成第三槽，所述第三槽具有至少一个侧壁，并从所述第一表面延伸进所述半导体材料第二距离；在所述第三槽中形成栅电介质；以及在所述第三槽中形成半导体材料，其中所述栅电介质在所述第三槽的所述至少一个侧壁和所述第三槽中的所述半导体材料之间。
2. 如权利要求l所述的方法，其中所述第一距离大于所述第二距离。
3. 如权利要求l所述的方法，其中提供具有相对的第一表面和 第二表面的半导体材料的所述步骤包括提供具有第一导电类型并具有所述第二表面的衬底； 在所述衬底上形成具有所述第 一导电类型的外延层，其中所述外延层具有所述第一表面；且进一步包括在所述外延层中形成具有第二导电类型的第一掺杂区，其中所述第一槽、第二槽和第三槽从所述第一表面延伸通过所述第一掺杂区；以及形成具有所述第一导电类型的第二掺杂区，所述第二掺杂区从所 述第一表面延伸进所迷半导体材料。
4. 一种用于制造半导体元件的方法，其包括 提供具有第 一导电类型的半导体材料； 在所述半导体材料中形成第一槽和第二槽； 在所述第一槽和第二槽中分别形成第一场板和第二场板； 在所述半导体材料中形成第三槽，所述第三槽在所述第一槽和第二槽之间；以及在所述第三槽中形成第一栅结构。
5. 如权利要求4所述的方法，其中形成第一场板和第二场板的 所述步骤包括给所述第 一槽衬以第 一 电介质材料； 给所述第二槽衬以第二电介质材料； 在所述第一电介质材料上形成第一导电材料； 在所述第二电介质材料上形成第二导电材料。
6. 如权利要求5所述的方法，其中在所述半导体材料中形成第 一槽和第二槽的所述步骤包括形成所述第一槽和第二槽以延伸进所 述半导体材料第一距离，且形成第三槽的所述步骤包括形成所述第三槽以延伸进所述半导体材料第二距离。
7. 如权利要求6所述的方法，其中在所述第三槽中形成第一栅 结构的所述步骤包括给所述第三槽衬以栅氧化物，并在所迷栅氧化物 上形成栅导体，其中给所述第三槽衬以栅氧化物的所述步骤将所述栅 氧化物在所述第三槽的底部上的一部分形成为厚于所述栅氧化物在 所述第三槽的顶部附近的侧壁上的另一部分。
8. 如权利要求5所述的方法，其进一步包括 在所述半导体材料中形成第四槽，所述第四槽邻近于所述第一槽并与所述第 一 槽横向地间隔开；在所述第四槽中形成第二栅结构；以及 将所述第一场板电耦合到所述第二场板。
9. 一种半导体元件，其包括具有第一导电类型的半导体材料，其具有主表面； 第一槽和第二槽，其从所述主表面延伸进所述半导体材料；第一场板和第二场板，其分别在所述第一槽和第二槽中；第三槽，其从所述主表面延伸进所述半导体材料，所述第三槽在所述第一槽和第二槽之间；以及第一栅结构，其在所述第三槽中。
10. 如权利要求9所述的半导体元件，其进一步包括 第四槽，其从所述主表面延伸进所述半导体材料，所述第四槽邻近所述第一槽；以及第二栅结构，其在所述第四槽中。
全文摘要
一种包括场板和半导体器件的半导体元件以及一种制造所述半导体元件的方法。半导体材料包括设置在半导体衬底上的外延层。场板槽延伸进半导体材料，且场板在场板槽中形成。一个栅槽在两个邻近的场板槽之间形成，而另一个栅槽邻近场板槽中的一个形成。栅结构在栅槽中形成，其中每个栅结构包括栅氧化物和栅导体。导体将场板电耦合到一起。
文档编号H01L29/423GK101425465SQ20081014636
公开日2009年5月6日 申请日期2008年8月27日 优先权日2007年10月31日
发明者G·M·格利瓦纳, G·涅姆采夫, 晖 王, 郑荫平 申请人:半导体元件工业有限责任公司