专利名称：一种电子元件排及其印刷电路板的制作方法
技术领域：
本发明是关于电路领域，尤其是关于排阻和排容技术。
技术背景 .
目前随着电子类产品体积不断縮小，对印刷电路板(PCB: Printed Circuit Board)的尺寸的限制也日趋严格，为了减少元件的数量，提高元件的集成度， 现有技术广泛使用排阻和排容，分别代替多个分立电阻和电容，以使PCB板 布局空间更加充裕。
在现有技术中，排阻由若干个参数完全相同的电阻封装而成的，在有些 排阻中，多个电阻一侧的引脚连到一起，作为公共引脚，另一侧的引脚各自 引出。排阻一般应用在数字电路上，比如作为某个并行口的上拉或者下拉 电阻使用。
在现有技术中，排容的封装结构与排阻类似，由若干个参数完全相同的 电容封装而成，可以作为电源的滤波电容，为电路提供稳定的工作.电压。
现有技术公开了一种排容及其印刷电路板，所述的排容包括至少两个并 排设置的电容，这些电容的正负极排列方向不同，可以有效的降低排容内部 电容的寄生电感效应。本专利申请所公开的内容合并于此，以作为本发明的 现有技术。
现有技术公开了一种带上拉或下拉的排阻，通过将串阻中各电阻的两端 分别与一个引脚连接，以及将上拉电阻或下拉电阻的互联端至少与一个引脚 连接，解决了串阻和上拉/下拉电阻占用PCB空间和造成走线困难的问题。 本专利申请所公开的内容合并于此，以作为本发明的现有技术。
在实现本发明的过程中，发明人发现现有技术中存在如下问题排阻的
阻值和排容的电容值固定，不能依照需要提供不同阻值和电容值的排阻和排容。
发明内容
为克服现有技术中排阻的阻值和排容的电容值固定，不能依照需要提供 不同阻值和电容值得排阻和排容的问题，本发明提供一种电子元件排及其印 刷电路板。
本发明实施例提供一种电子元件排，所述的电子元件排包括至少两个 不同的电子元件，所述的电子元件设置于同一封装内，所述的每个电子元件 分别引出 一个输入端和 一个输出端。 '
本发明实施例还提供一种印刷电路板，所述的印刷电路板包括至少一个 电子元件排，所述的电子元件排包括至少两个不同的电子元件，所述的电 子元件设置于同一封装内，所述的每个电子元件分别引出一个输入端和一个 输出端。
本发明提供的电子元件排及其印刷电路板，因为采用了将多通道同一阻 值的排阻改进成多通道阻值多样的排阻、将多通道同一容值的排容改进成多 通道容值多样的排容、将排阻和排容改进成电容和电阻混用使用的阻容排的 技术手段，所以克服了现有技术中排阻的阻值和排容的电容值固定，不能依 照需要提供不同阻值和电容值的排阻和排容的技术问题，进而达到了可以用 于布局空间较小，信号线上需要不同阻值排阻、不同容值排容和阻容排进行 性能调整的场合的技术效果，本发明提供的电子元件排及其印刷电路板由于 釆用了数值不同的电子元件，因此可以提供更多的数值组合以供选择。
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部 分，并不构成对本发明的限定。在附图中-
图1是本发明实施例提供的一种排阻的封装结构示意图； 图2是本发明实施例提供的一种排容的封装结构示意图3是本发明实施例提供的一种阻容排的封装结构示意图4是本发明实施例提供的另一种阻容排的封装结构示意图5是本发明实施例提供的另一种阻容排的封装结构示意图6是本发明实施例提供的另一种阻容排的封装结构示意图7为本发明实施例提供的一种2通道的排阻的封装结构示意图8为本发明实施例提供的一种2通道的排容的封装结构示意图9为本发明实施例提供的一种2通道的阻容排的封装结构示意图。
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施方式 和附图，对本发明做进一步详细说明。在此，本发明的示意性实施方式及其 说明用于解释本发明，但并不作为对本发明的限定。
本发明实施例提供一种电子元件排及其印刷电路板，以下结合附图对本 发明进行详细说明。
图1是本发明实施例提供的一种排阻的封装结构示意图，如图1所示， 排阻100包括4条通道101至107，每条通道包括输入端和输出端，分别连 接至两个引脚109和111，弓|脚109和111用于连接信号线、接地或接电源。 通道101至107的阻值可以从0欧姆到无穷大，在本实施例中，通道IOI、 103和105的阻值均为10欧姆，而通道107的阻值为50欧姆，不同于通道 101、 103和105。在本发明的另一实施例中，通道101和103的阻值相等， 均为10欧姆，而通道105和107的阻值不同于通道101和103的阻值，而且 彼此也不相同，例如可以分别为50欧姆和100欧姆。在本发明的另一实施例 中，通道101至107的阻值可以各不相等，例如可以分别为10欧姆、20欧 姆、50欧姆和100欧姆。
如图1所示，可以将引脚111连接至信号线，在信号线根据使用的需要， 将不同阻值排阻进行串联。而根据排阻100的使用需要，在另一端，可以将 引脚109上拉至电源或下拉至地。
图2是本发明实施例提供的一种排容的封装结构示意图，如图2所示， 排容200包括4条通道201至207,每条通道包括输入端和输出端，分别连 接至两个引脚209和2U，引脚209和211用于连接信号线、接地或接电源。 通道201至207的容值可以从0法拉到无穷大，在本实施例中，通道20K 203和205的容值均为IO法拉，而通道207的容值为50法拉，不同于通道 201、 203和205。在本发明的另一实施例中，通道201和203的容值相等， 均为10法拉，而通道205和207的容值不同于通道201和203的容值，而且 彼此也不相同，例如可以分别为50法拉和100法拉。在本发明的另一实施例 中，通道201至207的容值可以各不相等，例如可以分别为10法拉、20法 拉、50法拉和100法拉。
如图2所示，可以将引脚209和211连接至信号线，在信号线根据使用 的需要，采用不同容值排容实现去耦、滤波、储能以及实现交流信号耦合的 需要。
图3是本发明实施例提供的一种阻容排的封装结构示意图，如图3所示， 阻容排300包括4条通道301至307,每条通道包括输入端和输出端，分别 连接至两个引脚309和311，引脚309和311用于连接信号线、接地或接电 源。通道301至307既可以是电阻也可以是电容，其中至少包含一电容和一 电阻，其中电阻阻值的范围为O欧姆到无穷大，电容容值可以从O法拉到无 穷大。
图3所示的阻容排300中，通道301和307的引脚309和311可以分别 与信号线相连，通道303和305的引脚311可以接地或与电源相连。其中， 通道301和303的引脚309可以在内部短接，通道305和307的引脚309也 可以在内部短接，用于实现RC匹配。通道301至307的引脚309也可以彼 此在内部不短接，而通过外部信号线实现短接。
图4是本发明实施例提供的另一种阻容排的封装结构示意图，如图4所 示，阻容排400包括电阻401、 403、.405和电容407，其中电阻401、 403和
405的阻值均为10欧姆，电容407的容值为10法拉。在本发明的另一实施 例中，电阻401、 403、 405的阻值可以不相同，例如分别为10欧姆、20欧 姆和50欧姆。
图5是本发明实施例提供的另一种阻容排的封装结构示意图，如图5所 示，阻容排500包括电阻501、 505，电容503和507，其中电阻501、 505的 阻值均为IO欧姆，电容503、 507的容值为IO法拉。在本发明的另一实施例 中，电阻501、 505的阻值可以不相同，例如分别为10欧姆和50欧姆；电容 503、 507的容值可以不相同，例如分别为10法拉和50法拉。
图6是本发明实施例提供的另一种阻容排的封装结构示意图，如图6所 示，阻容排600包括电容601、 603、 605和电阻607，其中电容601、 603和 605的容值均为10法拉，电阻607的阻值为10欧姆。在本发明的另一实施 例中，电容601、 603和605的容值可以不相同，例如分别为10法拉、20法 拉和50法拉。
需要注意的是，图4至图6所示的阻容排仅用来说明本发明，而并非用 来限定本发明，图4至图6中电容电阻的排列顺序不以此为限，图中电阻与 电容可以任意顺序排列。
本发明实施例图1至图6所举实施例均为4通道的实施例，本发明提供 的排阻，排容和阻容排的保护范围不限于4通道，对于任何多于单通道的排 阻，排容，以及电阻和电容混合组成的各种封装形式的阻容排，均在本发明 的保护范围之内，以下图7至图9所示为本发明2通道的排阻，排容和阻容 排的实施例示意图。
图7为本发明实施例提供的一种2通道的排阻的封装结构示意闺。如图 7所示，排阻700包括2条通道701和703，每条通道包括输入端和输出端， 分别连接至两个引脚709和711，引脚709和711用于连接信号线、接地或 接电源。通道701和703的阻值可以从0欧姆到无穷大，在本实施例中，通 道701和703的阻值分别为10欧姆和50欧姆。图8为本发明实施例提供的一种2通道的排容的封装结构示意图。如图
8所示，排容800包括2条通道801和803，每条通道包括输入端和输出端， 分别连接至两个引脚809和811,引脚809和811用于连接信号线、接地或 接电源。通道801和803的容值可以从0法拉到无穷大，在本实施例中，通 道801和803的容值分别为10法拉和50法拉。
图9为本发明实施例提供的一种2通道的阻容排的封装结构示意图。如 图9所示，阻容排900包括2条通道901和903，每条通道包括输入端和输 出端，分别连接至两个引脚909和9U，引脚909和911用于连接信号线、 接地或接电源。通道卯l为一电容、通道903为一电阻，其中通道'903电阻 阻值的范围为O欧姆到无穷大，通道901电容容值可以从O法拉到无穷大。 在本实施例中，通道卯l和903分别为10法拉和10欧姆。
本发明还提供一种印刷电路板，所述的印刷电路板包括至少一个电子元 件排，所述的电子元件排可以是如图l至图9所示的那样，包括至少两个 不同的电子元件，所述的电子元件设置于同一封装内，所述的每个电子元件 分别引出一个输入端和一个输出端。其中的电子元件可以是不同阻值的电阻、 不同容值的电容或者至少一个电阻和至少一个电容。所述的封装包括多个引 脚，所述的引脚与所述的输入端或输出端相连接，用于与印刷电路板相连。
本发明将多通道同一阻值的排阻改进成多通道阻值多样的排阻，将多通 道同一容值的排容改进成多通道容值多样的排容，将排阻和排容改进成电容 和电阻混用使用的阻容排，用于布局空间较小，信号线上需要不同阻值排阻、 不同容值排容和排容排进行性能调整的场合，解决了布局有限走线困难的问 题，本发明提供的电子元件排及其印刷电路板由于采用了数值不同的电子元 件，因此可以提供更多的数值组合以供选择。
以上所述的具体实施方式
，对本发明的目的、技术方案和有益效果进行 了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式
而 已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做 的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种电子元件排，其特征在于，所述的电子元件排包括至少两个不同的电子元件，所述的电子元件设置于同一封装内，所述的每个电子元件分别引出一个输入端和一个输出端。
2. 如权利要求l所述的电子元件排，其特征在于，所述的至少两个不同 的电子元件是指至少两个不同阻值的电阻。
3. 如权利要求l所述的电子元件排，其特征在于，所述的至少两个不同 的电子元件是指至少两个不同容值的电容。
4. 如权利要求l所述的电子元件排，其特征在于，所述的至少两个不同 的电子元件是指至少一个电阻和至少一个电容。
5. 如权利要求l所述的电子元件排，其特征在于，所述的封装包括-多个引脚，所述的引脚与所述的输入端或输出端相连接。
6. —种印刷电路板，其特征在于，所述的印刷电路板包括至少一个电子 元件排，所述的电子元件排包括 '至少两个不同的电子元件，所述的电子元件设置于同一封装内，所述的 每个电子元件分别弓I出 一个输入端和一个输出端。
7. 如权利要求6所述的印刷电路板，其特征在于，所述的至少两个不同 的电子元件是指至少两个不同阻值的电阻。
8. 如权利要求6所述的印刷电路板，其特征在于，所述的至少两个不同 的电子元件是指至少两个不同容值的电容。
9. 如权利要求6所述的印刷电路板，其特征在于，所述的至少两个不同的电子元件是指至少一个电阻和至少一个电容。
10. 如权利要求6所述的印刷电路板，其特征在于，所述的封装包括 多个引脚，所述的引脚与所述的输入端或输出端相连接。 '
全文摘要
本发明是关于一种电子元件排及其印刷电路板，所述的电子元件排包括至少两个不同的电子元件，所述的电子元件设置于同一封装内，所述的每个电子元件分别引出一个输入端和一个输出端。本发明将多通道同一阻值的排阻改进成多通道阻值多样的排阻，将多通道同一容值的排容改进成多通道容值多样的排容，将排阻和排容改进成电容和电阻混用使用的阻容排，用于布局空间较小，信号线上需要不同阻值排阻、不同容值排容和排容排进行性能调整的场合，本发明提供的电子元件排及其印刷电路板由于采用了数值不同的电子元件，因此可以提供更多的数值组合以供选择。
文档编号H01C13/02GK101369479SQ20081016903
公开日2009年2月18日 申请日期2008年10月14日 优先权日2008年10月14日
发明者刘晓松, 伟 狄 申请人:深圳华为通信技术有限公司