专利名称：：半导体装置的制作方法
技术领域：
：本发明涉及半导体装置，尤其涉及具有静电保护元件的半导体装置。
背景技术：
：近年来，在越来越高度集成的半导体装置中，构成半导体装置的内部电路很微小，由于外部产生的静电引起的电涌而很容易将其破坏。因此，半导体装置中设有用于保护内部电路免受由静电引起的电涌的破坏的静电保护元件。图11是列举了现有的半导体装置100的电路的图。参照图ll，半导体装置100具有内部电路101、电源区102、输入输出区103、接地区104、静电保护元件105、Al铝配线106和接地配线(GND线)106G。R101-R103表示具有接地配线106G的阻抗(实际上并未插入电阻)。图11中，电源区102及输入输出区103利用铝配线106连4妄在内部电i各101及静电保护元件105的一端。内部电路101及静电保护元件105的另一端利用接地配线106G连接在接地区104上。连接内部电路l01及静电保护元件105和接地区104的接地配线106G具有规定的阻抗R101及R103。加了由静电引起的电涌的场合，对由静电引起的电涌进行箝位，起着使电涌消退到接地区104及电源区102的作用。内部电路IOI、电源区102、输入输出区103、接地区104及静电保护元件105形成在半导体衬底(未图示)上。图12是用于说明现有的半导体装置100的平面构造的平面示意图。图12中，对于与图ll相同的部分标上相同的标号而省略其说明。图12中，标号107表示接点。接点107以既定的密度形成于接地配线106G上，并将接地配线106G和半导体村底(未图示)电连接。通过以接点107将接地配线106G和半导体村底(未图示)电连接，从而使接地配线106G和半导体衬底(未图示)处于等电位，以防止自锁等的发生。图13是沿图12的Z-Z线的剖视图。为简化，图示了图12所示的平面示意图的一部分。图13中，对于与图12相同的部分标上相同的标号而省略其说明。图13中，标号108表示半导体衬底，109表示绝缘层。参照图13，在半导体衬底108上形成有具有与接点107相对应的开口部的绝缘层109，在绝缘层109上形成有接地配线106G。接地配线106G中的形成于绝缘层109的开口部的部分是接点107。半导体衬底108和接地配线106G通过接点107实现电连接。接地配线106G和接点107由于采用賊射法形成于绝缘层109上，因而，绝缘层109的开口部并非全部用铝填满，接点107的部分做成膜厚薄并形成了孔的结构(例如，参照专利文献l-日本特开平9-116105号公报)。然而，接点107周边部分的断面构造理想的情况如图14那样。图14是用于说明现有的半导体装置的接点107周边部分的理想的断面构造的剖视图。为了简化，图示了图12所示的平面示意图的一部分。图14中，对于与图13相同的部分标上相同的标号而省略其说明。图14中，a和b表示接地配线106G的两端部分。参照图14，绝缘层109的开口部全部用铝填满，做成接点107的部分也具有很厚的膜厚的构造。因此，不存在源于形成接点107导致的从a到b的接地配线106G的阻抗上升。但是，现有的半导体装置100实际上不具有如图14所示的理想的断面构造。如图13所示，绝缘层109的开口部并未用铝全部填满，接点107的部分做成膜厚薄并形成了孔的构造。因此，图13中，与图14的从a到b相对应的部分的接地配线106G的阻抗因形成了接点107而上升。接地配线106G的阻抗上升就意味着图11的R101至R103的阻抗上升。如上所述，静电保护元件105在对电源区102及输入输出区103施加了由静电引起的电涌的场合，对由静电引起的电涌进行箝位，起到使电涌消退到接地区104的作用。但是，如图13所示，若源于形成了接点107而导致接地配线106G的阻抗上升，则静电保护元件105的箝位能力不能充分发挥，存在不能保护内部电路101免受静电引起的电涌破坏的问题。图15是列举了现有的半导体装置110的电路的图。图15中，对于与图ll相同的部分标上相同的标号而省略其说明。图15中，R104和R105表示电阻。作为解决上述问题的方法，图15所示的半导体装置110通过在连接内部电路101、电源区102及输入输出区103的铝配线106中插入具有规定的电阻值的电阻R104和R105,从而很容易地使由静电引起的电涌流向静电保护元件105—侧。但是，作为电阻R104和R105，由于可插入的电阻值的范围受到限制，因而，不能说是完美的解决方法。
发明内容本发明就是鉴于上述问题而提出的，其目的在于提供一种能充分地发挥静电保护元件的箝位能力，能保护内部电路免受由静电引起的电涌的破坏的半导体装置。为了实现上述目的，本发明第一方案的半导体装置，在半导体衬底18上设置有内部电路11;利用连接配线16及接地配线16G与上述内部电路11连接的连接区12、13及接地区14;以及连接在上述连接区12、13和上述接地区14之间的静电保护元件15，上述半导体村底18和上述接地配线16G通过以规定的密度形成于上述接地配线16G上的接点17进行电连接，其特征是，上述规定的密度设定为从上述连接区12、13经由上述静电保护元件15至上述接地区14的部分的阻抗R17、R19低于从上述连接区12、13经由上述内部电路11至上述接地区14的部分的阻抗R16、R18。本发明第二方案的半导体装置在第一方案的基础上，其特征是，上述接地配线16G的形成于连接上述静电保护元件15和上述接地区14的部分的上述接点17的密度低于上述接地配线16G的形成于连接上述内部电路11和上述接地区14的部分的上述接点17的密度。本发明第三方案的半导体装置，在半导体村底18上设置有内部电路11;利用连接配线16及第一接地配线16G与上述内部电路11连接的连接区12、13及接地区14;以及连接在上述连接区11、12和上述接地区14之间的静电保护元件15,上述半导体村底18和上述第一接地配线16G通过以第一密度形成于上述第一接地配线16G上的接点17电连接，进而在上述第一接地配线16G上经由绝缘层22形成第二接地配线20G，上述第一接地配线16G和上述第二接地配线20G通过以第二密度形成于上述第二接地配线20G上的通孔21电连接，其特征是，上述第一密度及/或上述第二密度设定为从上述连接区12、13经由上述静电保护元件15至上述接地区14的部分的阻抗R17、R19低于从上述连接区12、13经由上述内部电路11至上述接地区14的部分的阻抗R16、R18。本发明第四方案的半导体装置在第三方案的基础上，其特征是，上述第一接地配线16G的形成于连接上述静电保护元件15和上述接地区14的部分上的上述接点17的密度低于上述第一接地配线16G的形成于连接上述内部电路11和上述接地区14的部分上的上述接点17的密度。本发明第五方案的半导体装置在第三或第四方案的基础上，其特征是，上述第二接地配线20G的形成于与连接上述第一接地配线16G的上述静电保护元件15和上述接地区14的部分相对应的位置上的上述通孔21的密度高于形成在其它部分上的上述通孔21的密度。本发明第六方案的半导体装置在第三至第五方案中的任何一个方案的基础上，其特征是，上述接点17以及上述通孔21俯视为沿着上述第一接地配线16G和上述第二接地配线20G的长度方向交替配置。另外，上述附加的标号是为便于理解而附加的，只不过是一个例子，并不限定于图示的方式。根据本发明，可以提供能充分发挥静电保护元件的箝位能力，能保护内部电路免受因静电引起的电涌的破坏的半导体装置。图1是以例子表示本发明第一实施方式的半导体装置10的电路的图。图2是用于说明本发明第一实施方式的半导体装置10的平面构造的平面示意图。图3是沿图2的X-X线的剖视图。图4是用于说明本发明第二实施方式的半导体装置20的平面构造的平面示意图。图5是沿图4的Y-Y线的剖视图。图6是表示用于进行阻抗测定的测定用TEG的形状的俯视图。图7是表示TEG图案1的俯视图。图8是表示TEG图案2的俯视图。图9是表示TEG图案3的俯视图。图10是表示TEG图案4的俯视图。图11是以例子表示现有的半导体装置100的电路的图。图12是用于说明现有的半导体装置100的平面构造的平面示意图。图13是沿图12的Z國Z线的剖视图。图14是用于说明现有的半导体装置100的接点107周边部分的理想的断面构造的剖^L图。图15是以例子表示现有的半导体装置IIO的电路的图。图中10、20、100、110-半导体装置，11、101-内部电路，12、102-电源区,13、103-输入输出区，14、104-接地区,15、105-静电保护元件，16-配线,16G、20G、106G-接地配线,17、107隱接点,18、108-半导体衬底，19、22、109-绝缘层，21-通孔,106-铝配线，a、b-接地配线106G的两端,c、d-接地配线16G的两端，e、f-接地配线16G及20G的两端，g、h-端子，AE-区域，R11R13、R16R19、R101R103-阻抗，R104、R105-电阻。具体实施例方式下面，参照附图，对实施本发明用的最佳方式进行说明。首先，说明第一实施方式。图1是以例子表示本发明第一实施方式的半导体装置10的电路的图。参照图1，半导体装置10具有内部电路ll、电源区(電源八°、7K)12、输入输出区(入出力八°、;/K)13、接地区(接地八。:yK)14、静电保护元件15、连接配线16及接地配线(GND线)16G。Rll至R13表示接地配线16G具有的阻抗(实际上并未插入电阻)。另外，有时将包含电源区12及输入输出区13的区域表现为连接区。R16表示从电源区12经由内部电路11至接地区14的部分的阻抗(也包含R13的阻抗)，R17表示从电源区12经由静电保护元件15至接地区14的部分的阻抗(也包含Rll及R12的阻抗)，R18表示从输入输出区13经由内部电路11至接地区14的部分的阻抗(也包含R13的阻抗)，R19表示从输入输出区13经由静电保护元件15至接地区14的部分的阻抗(也包含R11的阻抗)。图1中，电源区12及输入输出区13用连接配线16连接到内部电路11及静电保护元件15的一端上。内部电路11及静电保护元件15的另一端用接地配线16G连接到接地区14。连接内部电路11及静电保护元件15与接地区14的接地配线16G具有既定的阻抗R11至R13。作为电源区12、输入输出区13、接地区14、连接配线16及接地配线16G的材料可以使用例如铝(Al)等。静电保护元件15在对电源区12及输入输出区13施加由静电引起的电涌的情况下，对由静电引起的电涌进行箝位(夕，:/7°)，起到使电涌消退到接地区14的作用。由此，防止了内部电路ll因静电引起的电涌的破坏。内部电路ll、电源区12、输入输出区13、接地区14及静电保护元件15形成在半导体衬底(未图示)上。作为静电保护元件15可以使用例如GGNMOS(GateGrounded画OS)、MOS(MetalOxideSemiconductor)晶体管、PN接合二极管等。在对电源区12及输入输出区13施加由静电引起的电涌的情况下，为了充分地确保静电保护元件的箝位能力，需要使R17〈R16,R19〈R18。如上述的图15所示，通过将具有规定电阻值的电阻插入到连接内部电路11与电源区12及输入输出区13的接地配线16中虽然有时也能实现R17〈R16、R19〈R18，但由于可插入的电阻值的范围受到限制，不能说是完美的方法。为了实现R17〈R16、R19〈R18,降低接地配线16G具有的阻抗Rll至R13是有效的。为了降低阻抗Rll至R13，虽然只要加粗接地配线16G即可，但由于因此而使半导体装置大型化而不适用。于是，在现有的半导体装置100中，如图13所示，着眼于以高密度形成接点107，由此来提高接地配线106G的阻抗。本发明的第一实施方式中，为了满足R17〈R16、R19〈R18，则通过降低形成接点17的密度，从而在不改变接地配线16G的粗细的情况下降低阻抗Rll至R13。下面，参照图2和图3，更详细地说明本发明第一实施方式的半导体装置10的接点17。图2是用于说明本发明第一实施方式的半导体装置10的平面构造的平面示意图。图2中，对于与图l相同的部分标上相同的标号而省略其说明。图2中，标号17表示接点。接点17以规定的密度形成在接地配线16G上，并将接地配线16G与半导体衬底(未图示)电连接。通过用接点17将接地配线16G与半导体衬底(未图示)电连接，从而使接地配线16G与半导体衬底(未图示)为等电位，以防止自锁(，少千7少7。)等的发生。图3是沿图2的X-X线的剖视图。为了简化，图示了图2所示的平面示意图的一部分。图3中，对于与图2相同的部分标上相同的标号而省略其说明。图3中，标号18表示半导体衬底，19表示绝缘层，c和d表示接地配线16G的两端部分。参照图3，在半导体村底18上形成有具有与接点17相对应的开口部的绝缘层19，在绝缘层19上形成有接地配线16G。在接地配线16G中的形成于绝缘层19的开口部的部分是接点17。半导体衬底18和接地配线16G通过接点17电连接。作为接点17的材料，可以使用例如铝等。半导体衬底18是例如由硅构成的衬底。作为绝缘层9的材料可以使用例如Si02等。接点17的大小可以为例如俯视1jum见方。在与接地配线16G的长度方向大致平行的方向上相邻的接点17的间隔可以为例如9jLim。在与接地配线16G的长度方向大致垂直的方向上纵向并列两列的接点17的间隔可以为例如3jum。接地配线16G及接点17由于利用賊射法形成于绝缘层19上，因而，与现有的半导体装置100同样，绝缘层19的开口部并非全部用构成接点17的材料(例如铝)填满，接点17的部分做成膜厚薄、并形成了孔的构造。因此，接点17的部分成为使接地配线16G的阻抗提高的主要原因。如图2和图3所示，本发明第一实施方式的半导体装置IO的接点17与图12和图13所示的现有的半导体装置100的接点107相比，以非常低的密度形成。这样，通过将形成于接地配线16G上的接点17的密度做得比现有的低，从而可以减少做成膜厚薄、并形成了孔的这种构造而成为使接地配线16G的阻抗提高的主要原因的部分，因而，可以使从c至d的接地配线16G的阻抗比现有的半导体装置100的接地配线106G更低。此外，形成于接地配线16G上的接点17的密度设定为满足R17〈R16、R19〈RI8。这时，虽然也能不完全地形成接点17,但若不完全地形成接点17,由于接地配线16G和半导体衬底18不成为等电位，因而对于自锁的发生成为问题的这种情况是不适合的。作为一个例子，在将本发明第一实施方式的半导体装置10的接点17的密度设定为与现有的半导体装置100的接点107的密度相同的情况下(参照图12和图13)的阻抗R16R19分别设定为R16=llQ(其中，R13=6Q),R17=12Q(其中，R11=3Q、R12=6Q)，R18-11Q(其中，R13=6Q)，R19=6Q(其中，R11=3D)。为了充分确保静电保护元件15的箝位能力，必须为R17〈R16、R19<R18时，在这个例子的情况下，R17(=12CO>R16(=11Q)，R19(=6Q)<R18(=11。)，R17(=12Cl)与R16(=11Q)的关系是不适当的。因此，通过对全部接地配线16G均匀地降低接点17的密度(参照图2及图3),当例如做到使接地配线16G的阻抗成为1/2时，则由于R11=1.5Q、R12=3Q、R13=3D,因而R16R19分别为R16=8Q(其中，R13=3Q),Rl7=7.5Q(其中，R11=1.5Q、R12=3Q),R18=8Q(其中，R13=3Q)，R19=4.5Q(其中，R11=1.5Q),即，R17(=7.5Q)<R16(=8Q),R19(=4.5Q)<R18(=8Q)，满足R17〈R16,R19〈R18的条件。此外，在上述的例子中，虽然对全部接地配线16G均匀地降低接点17的密度，但即使是仅对接地配线16G的Rll、R12的部分降低接点17的密度也能得到同样的效果。另夕卜，即使以不同的比例(其中，使接地配线16G的R11、R12的部分的接点17的密度比接地配线16G的R13的部分的接点17的密度更低)降低接地配线16G的R11、R12的部分的接点17的密度和接地配线16G的R13的部分的接点17的密度也能得到同样的效果。根据本发明第一实施方式的半导体装置10，为了满足R17〈R16、R19<R18的条件而通过设定形成于接地配线16G的接点17的密度，从而能充分地确保静电保护元件15的箝位能力，能保护内部电路11免受由静电引起的电涌的破坏。其次，说明第二实施方式。本发明第二实施方式的半导体装置20的电路图由于与图1相同而省略其说明。参照图4及图5，说明本发明第二实施方式的半导体装置20。图4是用于说明本发明第二实施方式的半导体装置20的平面构造的平面示意图。图5是沿图4的Y-Y线的剖视图。为了筒化，图示了图4所示的平面示意图的一部分。图4及图5中，对于与图1至图3相同的部分标上相同的标号而省略其说明。图4及图5中，标号20G表示接地配线，21表示将接地配线16G和接地配线20G电连接的通孔。图5中，标号22表示绝缘层，e和f表示接地配线16G和接地配线20G的两端部分。作为接地配线20G和通孔21的材料，可以使用例如铝等。作为绝缘层22的材料可以使用例如Si02等。参照图4及图5，本发明第二实施方式的半导体装置20与本发明第一实施方式的半导体装置IO不同，在接地配线16G上形成有绝缘层22,进而在绝缘层22上的与接地配线16G相对应的位置形成有接地配线20G。在接地配线20G上形成有通孔21。下面，参照图4及图5对接点17及通孔21进行更详细的说明。图4中，在沿接地配线16G及20G的长度方向的外缘部，沿着接地配线16G及接地配线20G的长度方向俯视交替地配置有在与接地配线16G的长度方向大致垂直的方向上纵向2个并排的接点17，以及在与接地配线20G的长度方向大致垂直的方向上纵向2个并排的通孔21。图5中，在半导体衬底18上形成有具有与接点17相对应的开^部的绝缘层19,在绝缘层19上形成有接地配线16G。在接地配线16G上形成有与通孔21相对应的开口部的绝缘层22，在绝缘层22上形成有接地配线20G。接地配线16G的形成于绝缘层19的开口部的部分是接点17,接地配线20G的形成于绝缘层22的开口部的部分是通孔21。接点17将半导体衬底18和接地配线16G电连接。通孔21将接地配线16G和接地配线20G电连接。接点17及通孔21的部分由于用与现有的半导体装置IOO相同的溅射法形成，因而做成膜厚薄、并形成了孔这样的构造。因此，接点17及通孔21的部分成为使接地配线16G及20G的阻抗提高的主要原因。接点17及通孔21的大小可以做成例如俯视为lpm见方。在与接地配线16G的长度方向大致平行的方向上邻接的接点17的间隔可以为例如6pm。在如6|im。在与接地配线16G的长度方向大致垂直的方向上纵向并排的2列接点17的间隔可以为例如3pm。在与接地配线20G的长度方向大致垂直的方向上纵向并排的2列通孔21的间隔可以为例如3pm。如图4及图5所示，本发明第二实施方式的半导体装置20的接点17若与图12及图13所示的现有的半导体装置100的接点107比较，以非常低的密度形成。另外，在接地配线16G上形成绝缘层22、再在绝缘层22上的与接地配线16G相地应的位置上形成接地配线20G,并通过通孔21将接地配线16G和接地配线20G电连接。这样，通过使形成于接地配线16G上的接点17的密度比现有的低，进而在接地配线16G上经由绝缘层22形成接地配线20G，并用通孔21将接地配线16G和20G电连接，由于做成膜厚薄、并形成了孔这样的构造，减少了成为使接地配线16G及20G的阻抗提高的主要原因的部分，并且接地配线20G起到了使阻抗降低的作用，因而，与现有的半导体装置100的接地配线106G相比可以降^f氐/人e到f的接地配线16G及20G的阻抗。此外，形成于接地配线16G上的接点17的密度及形成于接地配线20G上的通孔21的密度设定为满足R17〈R16、R19〈R18的条件。此时，在接地配线16G上虽然也可以不完全地形成接点17,但若不完全地形成接点17,则由于接地配线16G与半导体衬底18达不到等电位，因而在自锁的发生成为问题之类的场合是不适合的。在本发明第一实施方式中，为满足R17〈R16、R19〈R18的条件，通过降低形成接点17的密度，从而在不改变接地配线16G的粗细的情况下，降低了接地配线16G的阻抗。在本发明第二实施方式中，为了满足R17〈R16、R19〈R18的条件，通过在接地配线16G上经由绝缘层22形成接地配线20G，降低形成接点17的密度，并用以规定密度形成的通孔21将接地配线16G和接地配线20G电连接，从而在不改变接地配线16G的粗细的情况下，降低了接地配线16G和20G的阻抗。作为一个例子，将本发明第二实施方式的半导体装置20的接点17的密度设定为与现有的半导体装置100的接点107的密度相同的场合(参照图12及图13)的阻抗R16R19分别为R16=11Q(其中，R13=6Q),R17=12Q(其中，R11=3Q、R12=6Q),R18-11Q(其中，R13=6Q)，R19=6Q(其中，R11=3Q)。为了充分的确保静电保护元件15的箝位能力,必须使R17〈R16、R19〈R18时，该例子的场合则为R17(=12Q)>R16(=11。),R19(=6Q)<R18(=11Q)，R17(=12Q)与R16(=11Q)的关系是不适当的。因此，通过在接地配线16G上经由绝缘层22形成接地配线20G,降低在整个接地配线16G的范围内均匀地形成接点17的密度，并用以规定的密度形成的通孔21将接地配线16G和接地配线20G电连接(参照图4及图5)，若使接地配线16G及20G的阻抗为1/3,由于R11-1Q、R12=2Q、R13=2Q,因而R16R19分别为R16=7。(其中，R13=2Q),R17=6Q(其中，Rll=lQ、R12=2Q)，R18=7Q(其中，R13=2Q)，R19=4Q(其中，R11=1Q)。即，R17(=6Q)<R16(=7。)，R19(=4Q)<R18(=7Q)，满足R17〈R16，R19〈R18的条件。此外，在上述例子中，虽然在整个接地配线16G的范围内均匀地降低接点17的密度，并用以规定的密度形成的通孔21将接地配线16G和接地配线20G电连接，但仅对接地配线16G的Rll和R12的部分降低接点17的密度，并用以规定密度形成的通孔21将接地配线16G和接地配线20G电连接，也能得到相同的效果。另外，以不同的比例(其中，使接地配线16G的R11、R12的部分的接点17的密度低于接地配线16G的R13的部分的接点17的密度)降低接地配线16G的Rll、R12的部分和接地配线16G的R13的部分的接点17的密度，并用以规定的密度形成的通孔21将接地配线16G和接地配线20G电连接也能得到同样的效果。根据本发明第二实施方式的半导体装置20，通过在接地配线16G上经绝缘层22形成接地配线20G,并设定在接地配线16G上形成的接点17和在接地配线20G上形成的通孔21的密度，从而满足R17〈R16，R19〈R18的条件，便能充分地确保静电保护元件15的箝位能力，能够保护内部电路11免受由静电引起的电涌的破坏。实施例在实施例中，实验了如何设定在接地配线16G和20G上形成的接点17及通孔21的密度能够降低接地配线16G及20G的阻抗。图6是表示用于进行阻抗测定的测定用TEG的形状的俯视图。所谓TEG是Test-Element-Group(测试元件组)的简称，是用于研究半导体装置的特性等的评价用晶片。图6中，对于与图1至图5相同的零部件标上相同的标号而省略其说明。图6中，A表示测定用TEG的规定区域，g及h表示阻抗测定用的端子。参照图6，测定用TEG在周边部分将595^imx2630|im的接地配线16G或接地配线16G及20G形成为俯视为长方形，其一端以端子g为终端，另一端以端子h为终端。作为测定用TEG，准备了TEG1和TEG2。TEG1是在周边部分形成有595,x2630)am的接地配线16G，具有一端以端子g、另一端以端子h为终端的单层构造的接地配线的测定用TEG。而TEG2是在TEG上形成绝缘层22,在与绝缘层22上的接地配线16G相对应的位置再形成接地配线20G,并具有一端以端子g、另一端以端子h为终端的双层构造的接地配线的测定用TEG。在TEG2中，接地配线16G和接地配线20G通过在规定位置上形成的通孔21进行电连接。接地配线16G及20G用铝形成。通过在图6所示的形状的TEG1或TEG2的接地配线16G及/或20G上形成图7-图10所示的TEG图案l-4，并用四端子法测定100mA的电流流过端子g端子h时的电压降来算出阻抗。图7是表示TEG图案1的俯视图，是将具有单层构造的接地配线16G的TEG1的区域A放大表示的俯视图。在该图中，对于与图1至图6相同的零部件标上相同的标号而省略其说明。参照图7，TEG图案1是在TEG1的整个接地配线16G上规则地形成接点17的图案。接点17的大小是俯视为l]Lim见方，邻接的接点17的间隔为3pm。图7所示的TEG图案1与形成图12及图13所示的现有的半导体装置100的接点107的图案相同。图8是表示TEG图案2的俯视图，是将具有单层构造的接地配线16G的TEG1的区域A放大表示的俯视图。在该图中，对于与图1至图7相同的零部件标上相同的标号而省略其说明。参照图8，TEG图案2是在TEG1的接地配线16G的内周侧外缘部及外周侧外缘部，沿着接地配线16G的长度方向规则地形成2列接点17的图案。接点17的大小是俯视为1jum见方，邻接的接点17的间隔为3jnm。图9是表示TEG图案3的平面图，是将具有双层构造的接地配线16G及20G的TEG2的区域A放大表示的俯视图。在该图中，对于与图1至图8相同的零部件标上相同的标号而省略其说明。参照图9,TEG图案3是在整个TEG2的接地配线20G上规则地形成有通孔21的图案。通孔21的大小是俯视为ljam见方，邻接的通孔21的间隔为3jam。此外，在TEG图案3中，在接地配线16G上未形成接点17。因此，接地配线16G并未利用接点17与半导体村底18电连接，由于接地配线16G与半导体衬底18达不到等电位，因而，对于自锁的发生成为问题之类的场合，TEG图案3是不适用的。图10是表示TEG图案4的俯视图，是将具有双层构造的接地配线16G及20G的TEG2的区域A放大表示的俯视图。在该图中，对于与图l至图9相同的零部件标上相同的标号而省略其说明。图10中，B、C、D、E表示TEG2的规定区域。参照图10，TEG图案4由在B、C、D、E区域上形成的以下说明的各图案构成。在区域B的内周侧外缘部及外周侧外缘部，沿着接地配线16G及接地配线20G的长度方向俯视交替地配置有在与接地配线16G的长度方向大致垂直的方向上纵向并列的2个接点17以及在与接地配线20G的长度方向大致垂直的方向上纵向并列的2个通孔21。接点17和通孔21的大小俯视为1jum见方。在与接地配线16G的长度方向大致平行的方向上邻接的接点17的间隔为6jum。在与接地配线20G的长度方向大致平行的方向上邻接的通孔21的间隔为6|um。在与接地配线16G的长度方向大致垂直的方向上纵向并列的2列接点17的间隔为3jam。在与接地配线20G的长度方向大致垂直的方向上纵向并列的2列通孔21的间隔为3|lim。在区域C，只形成有接地配线16G、接点17及绝缘层22，未形成有接地配线20G、通孔21。在区域C的内周侧外缘部及外周侧外缘部，沿着接地配线16G的长度方向规则的形成2列接点17。接点17的大小俯视为1jum见方。在与接地配线16G的长度方向大致平行的方向上邻接的接点17的间隔为6|lim。在与接地配线16G的长度方向大致垂直的方向上纵向并列的2列接点17的间隔为3jim。此外，区域C是假定设有以与接地配线16G相交的方式配置有形成接地配线20G的层的连接配线的区域。区域D表示位于区域C两侧的区域。在区域D，在与接地配线20G的长度方向大致平行的方向上规则地形成21列通孔21，在与接地配线20G的长度方向大致垂直的方向上规则地形成5列通孔21。通孔21的大小俯3见为ljLim见方。邻接的通孔21的间隔为3|um。此外，区域D是为了以低阻抗将接地配线20G与只由接地配线16G构成的区域C连接而设置在区域C两侧的区域。在区域E，与区域D同样，在与接地配线20G的长度方向大致平行的方向上规则地形成21列通孔21，在与接地配线20G的长度方向大致垂直的方向上规则地形成5列通孔21。通孔21的大小俯视为ljum见方。邻接的通孔21的间隔为3ym。此外，区域E是经由绝缘层22在形成于区域E的下层的接地配线16G上假定设置了连接静电保护元件15的区域。即，在TEG图案4中，虽然通过降低调整形成于整个TEG2上的通孔21的密度来降低整个接地配线16G和20G的阻抗，但通过在连接静电保护元件15的区域E提高通孔21的密度，从而利用通孔21牢固地连接接地配线16G和20G,并充分地确保静电保护元件15的箝位能力。另外，在TEG图案4中，图IO所示的以外部分的图案与区域B的图案相同。通过形成如上所述的图7图10的TEG图案14，并用四端子法测定100mA的电流流过端子g端子h时的电压降，将算出端子g端子h的阻抗的结果示于表l。表1<table>tableseeoriginaldocumentpage17</column></row><table>表1中，阻抗比表示在将TEG图案1的端子g端子h的阻抗作为100%的情况下的TEG图案2~4的阻抗的比例。如表1所示，与形成图12及图13所示的现有的半导体装置100的接点107的图案相同的TEG图案1比较，可以确认TEG图案24的阻抗降低。尤其是图10所示的TEG图案4与TEG图案1比较，其阻抗比为36%,阻抗大幅度地降低。但是，TEG图案3由于接地配线16G未利用接点17与半导体衬底18电连接，由于接地配线16G与半导体衬底达不到等电位，因而，在自锁的发生成为问题之类的场合是不适合的。此外，实际的TEG图案由于只要任意地设定接点17及通孔21的密度，从而满足R17〈R16，R19〈R18的条件即可，因而，实际的TEG图案并不限定于图7~图IO所示的TEG图案1~4，只要形成适当而必要的图案即可。根据本发明的实施例，通过适当地设定形成于接地配线16G上的接点17及/或形成于接地配线20G上的通孔21的密度，便可以确认降低了接地配线16G及/或20G的阻抗。另外，在本发明第一实施方式的半导体装置10或本发明第二实施方式的半导体装置20中，通过采用本实施例的TEG图案1~4或将它们适当修正的TEG图案，便可以满足R17〈R16，R19〈R18的条件，从而能充分地确保静电保护元件15的箝位能力，能保护内部电路11免受因静电引起的电涌的破坏。以上，虽说明了本发明的优选实施方式及实施例，但本发明并不限于上述的实施方式及实施例，只要不超出本发明的范围，可以对上述的实施方式及实施例进行种种变形及替换。例如，图8中虽然表示的是在TEG1的接地配线16G的内周侧外缘部及外周侧外缘部沿着接地配线16G的长度方向规则地形成2列接点17的图案，但既可以做成沿着接地配线16G的长度方向规则地形成3列以上接点17的图案，也可以做成其它完全不同的图案。另外，接点17及通孔21的大小既可以不是俯视为ljum见方，邻接的接点17及通孔21的间隔也可以是任意的。权利要求1.一种半导体装置，在半导体衬底上设置有内部电路；利用连接配线及接地配线与上述内部电路连接的连接区及接地区；以及连接在上述连接区和上述接地区之间的静电保护元件，上述半导体衬底和上述接地配线通过以规定的密度形成于上述接地配线上的接点进行电连接，其特征在于，上述规定的密度设定为，从上述连接区经由上述静电保护元件至上述接地区的部分的阻抗低于从上述连接区经由上述内部电路至上述接地区的部分的阻抗。2.根据权利要求l所述的半导体装置，其特征在于，上述接地配线的形成于连接上述静电保护元件和上述接地区的部分的上部分的上述接点的密度。3.—种半导体装置，在半导体衬底上设置有内部电路；利用连接配线及第一接地配线与上述内部电路连接的连接区及接地区；以及连接在上述连接区和上述接地区之间的静电保护元件，上述半导体村底和上述第一接地配线通过以第一密度形成于上述第一接地配线上的接点电连接，进而在上述第一接地配线上经由绝缘层形成第二接地配线，上述第一接地配线和上述第二接地配线通过以第二密度形成于上述第二接地配线上的通孔电连接，其特征在于，上述第一密度及/或上述第二密度设定为，从上述连接区经由上述静电保护元件至上述接地区的部分的阻抗低于从上述连接区经由上述内部电路至上述接地区的部分的阻抗。4.根据权利要求3所述的半导体装置，其特征在于，上述第一接地配线的形成于连接上述静电保护元件和上述接地区的部分上的上述接点的密度低于上述第一接地配线的形成于连接上述内部电路和上述接地区的部分上的上述接点的密度。5.根据权利要求3或4所述的半导体装置，其特征在于，上述第二接地配线的形成于与连接上述第一接地配线的上述静电保护元件和上述接地区的部分相对应的位置上的上述通孔的密度高于形成在其它部分上的上述通孔的密度。6.根据权利要求35中任何一项所述的半导体舉置，其特征在于，上述接点和上述通孔俯视为沿着上述第一接地配线以及上述第二接地配线的长度方向交替配置。全文摘要本发明涉及半导体装置。其目的是提供一种能充分地发挥静电保护元件的箝位能力，能保护内部电路免受由静电引起的电涌的破坏的半导体装置。本发明的半导体装置在半导体衬底上设置有内部电路；利用连接配线及接地配线与上述内部电路连接的连接区及接地区；以及连接在上述连接区和上述接地区之间的静电保护元件；上述半导体衬底和上述接地配线通过以规定的密度形成于上述接地配线上的接点进行电连接，其特征是，上述规定的密度设定为从上述连接区经由上述静电保护元件至上述接地区的部分的阻抗低于从上述连接区经由上述内部电路至上述接地区的部分的阻抗。文档编号H01L27/04GK101494221SQ20081017412公开日2009年7月29日申请日期2008年11月7日优先权日2008年1月21日发明者山里启介申请人:三美电机株式会社