半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法。更具体地说，本发明涉
及以下半导体器件以及该半导体器件的制造方法，即在平面结构中， 该半导体器件的尺寸大致与半导体芯片相等，并且在该半导体器件
中，半导体芯片与配线图案倒装芯片连接(flip-chip connect)。
背景技术：
最近几年，应用半导体的产品(例如数码相机和手机等各种移 动设备)已经在减小尺寸、减少厚度和降低重量方面取得了迅速的进 展。因此，半导体器件也需要减小尺寸并增加密度。因此，研发出了 称为芯片级封装(CSP)的半导体器件(例如，见图1)，其中在平 面结构中，该半导体器件的构造成尺寸大致与其半导体芯片相等，并 且还提出了各种制造方法。
下面将阐述作为这种所谓芯片级封装的常规半导体器件ioo。图
1是常规半导体器件100的剖视图。
半导体器件100包括半导体芯片101、内部连接端子102、树脂 层103、配线图案104、阻焊层106和外部连接端子107。
半导体芯片101具有半导体基板109、半导体集成电路111、电 极焊盘112和保护膜113。例如，半导体基板109为变薄且切割的 Si晶片o
半导体集成电路111设置在图2所示半导体基板109的一个表 面上。电极焊盘112设置在半导体集成电路111上并与设置在半导体 集成电路111上的导线电连接。保护膜113设置在半导体集成电路 111上并保护半导体集成电路111。
树脂层103设置成覆盖布置在半导体集成电路111上的保护膜
113。配线图案104形成在树脂层103上并具有外部连接端子设置区 域104A，在该外部连接端子设置区域上设置有外部连接端子107。
内部连接端子102穿透树脂层103，并且将设置在半导体集成电 路lll上的电极焊盘112与设置在树脂层103上的配线图案104电连 接。
阻焊层106设置成覆盖配线图案104的除外部连接端子设置区 域104A以外的区域。外部连接端子107设置在配线图案104的外部 连接端子设置区域104A上。
通过下面的步骤(a)至(g)制造半导体器件IOO。
(a) 在一块半导体基板IIO上形成多个半导体集成电路111、 电极焊盘112和保护膜113。
(b) 在半导体基板110的除电极焊盘112以外的基本上整个表 面上形成树脂层103。
(c) 在电极焊盘112上形成内部连接端子102。
(d) 在树脂层103和电极焊盘112上形成配线图案104。
(e) 在树脂层103的基本上整个表面上形成阻焊层106，以便 覆盖配线图案104的除与外部连接端子107连接的区域以外的区域。
(f) 在配线图案104的从阻焊层106露出来的区域上形成外部 连接端子107。
(g) 切割经过步骤(a)至(f)的半导体基板110，并将其分 成各半导体芯片101。例如，如图2所示，通过沿着划线C移动切块 刀来切割划线区域B，以将半导体基板IIO分成各半导体芯片101。
当使用通过上述方法获得的半导体器件100时，在使用时对半 导体器件IOO进行加热，并且在使用之后使其逐渐冷却。根据这种加 热/冷却的循环，半导体器件IOO热膨胀或者热收縮。通常，由于半 导体芯片101由硅制成，树脂层103由诸如聚酰亚胺树脂和热固性环 氧树脂等树脂制成，阻焊层106由诸如环氧树脂和环氧丙烯酸树脂等 树脂制成，所以当半导体器件100被加热或冷却时，各层101、 103 和106会根据各自实际固有的热膨胀系数膨胀或者收縮。
此外，由于硅与树脂之间存在很大的热膨胀系数差异，所以根据加热和冷却，由硅制成的半导体芯片101的尺寸变化与由树脂制成
的树脂层103和阻焊层106的尺寸变化不同。
这种尺寸变化会产生导致树脂层103从半导体芯片101上剥离 的应力。因此，因使用半导体器件IOO而产生的这种重复性应力会导 致树脂层103从半导体芯片101上剥离。
通常，由于树脂层103与半导体芯片101之间的结合力在角落 部分变得最弱，并且因尺寸变化引起的应力在同一角落部分变得最 大，所以树脂层103的剥离从半导体芯片101的角落部分开始。
因此，存在的问题是，由于树脂层103从角落部分剥离而使半 导体器件100的可靠性降低。
应当注意，在制造半导体器件100时，如果使用热固性树脂作 为阻焊层，那么随着阻焊层硬化，在制造半导体器件100的过程中会 引起收縮，并且还会产生尺寸变化。因此，即使在制造半导体器件 100时也会产生抗蚀膜103的剥离。

发明内容
鉴于上述情况做出了本发明，并且本发明的目的是提供一种可 靠性增强的半导体器件以及该半导体器件的制造方法。
为了达到上述目的，根据本发明的第一方面，提供一种制造半
导体器件的方法，包括
制备步骤，制备半导体基板，所述半导体基板包括 多个半导体芯片形成区域，和
划线区域，其设置在所述多个半导体芯片形成区域之间并 包括基板切割位置；
半导体芯片形成步骤，在所述多个半导体芯片形成区域上形成 具有电极焊盘的半导体芯片；
第一绝缘层形成步骤，在半导体芯片和半导体基板的划线区域 上形成第一绝缘层；
第二绝缘层形成步骤，在所述第一绝缘层的除与所述基板切割位置相对应的区域以外的部分上形成第二绝缘层；以及
切割步骤，在所述基板切割位置处切割所述半导体基板。
根据如本发明第一方面所述的本发明的第二方面，所述方法还
包括
内部连接端子形成步骤，在所述半导体芯片形成步骤之后，在 所述电极焊盘上形成内部连接端子；
金属层形成步骤，在所述第一绝缘层形成步骤之后，在所述第 一绝缘层上形成与所述内部连接端子电连接的金属层；
配线图案形成步骤，对所述金属层进行蚀刻，并形成配线图案；
以及
外部连接端子形成步骤，在所述配线图案的预定区域中形成与 所述配线图案电连接的外部连接端子。
根据如本发明第一或第二方面所述的本发明的第三方面，所述 第一绝缘层没有使所述半导体芯片的与划线区域相对应的部分露出。
根据如本发明第一至第三方面中的任一方面所述的本发明的第 四方面，所述第一绝缘层由非光敏绝缘材料制成。
根据如本发明第一至第四方面中的任一方面所述的本发明的第 五方面，所述第二绝缘层通过包括蚀刻处理步骤在内的光刻法形成。
根据本发明第六方面，提供了一种半导体器件，包括 半导体基板，所述半导体基板包括 多个半导体芯片形成区域，和
划线区域，其设置在所述多个半导体芯片形成区域之间并 包括基板切割位置；
半导体芯片，其设置在所述半导体芯片形成区域上并包括电极
焊盘；第一绝缘层，其设置在所述半导体基板上；以及 第二绝缘层，其设置在所述第一绝缘层上并具有开口， 其中，通过所述第二绝缘层的开口使所述第一绝缘层的与所述 半导体基板的基板切割位置相对应的部分露出。
根据如本发明第六方面所述的本发明的第七方面，所述半导体 器件还包括
内部连接端子，其设置在所述电极焊盘上；
配线图案，其设置在所述第一绝缘层上并包括与所述内部连接 端子电连接的金属层；以及
外部连接端子，其与所述配线图案电连接。
根据如本发明第六或第七方面所述的本发明的第八方面，所述 第一绝缘层没有使所述半导体芯片的与划线区域相对应的部分露出。
根据如本发明第六至第八方面中任一方面所述的本发明的第九 方面，所述第一绝缘层由非光敏绝缘材料制成。
根据本发明，可以提供一种半导体器件及其制造方法，其中该 半导体器件及其制造方法能够降低半导体器件的制造成本，并且能够 提高半导体器件的成品率和可靠性。


图1是常规半导体器件的剖视图2是常规半导体器件的平面图3是本发明第一实施例的半导体器件的剖视图4是半导体基板的平面图5是示出本发明第一实施例的半导体器件的制造步骤的视图 (第一步)；
图6是示出本发明第一实施例的半导体器件的制造步骤的视图
8(第二步)；
图7是示出本发明第一实施例的半导体器件的制造步骤的视图 (第三步)；
图8是示出本发明第一实施例的半导体器件的制造步骤的视图 (第四步)；
图9是示出本发明第一实施例的半导体器件的制造步骤的视图 (第五步) ，
图IO是示出本发明第一实施例的半导体器件的制造步骤的视图 (第六步)；
图ll是示出本发明第一实施例的半导体器件的制造步骤的视图 (第七步)；
图12是示出本发明第一实施例的半导体器件的制造步骤的视图 (第八步)；
图13是示出本发明第一实施例的半导体器件的制造步骤的视图 (第九步)；.
图14是示出本发明第一实施例的半导体器件的制造步骤的视图 (第十步)；
图15是示出本发明第一实施例的半导体器件的制造步骤的视图 (第十一步)；
图16是示出本发明第一实施例的半导体器件的制造步骤的视图 (第十二步)；
图17是示出本发明第一实施例的半导体器件的制造步骤的视图
(第十三步)；
图18是示出本发明第一实施例的半导体器件的制造步骤的视图
(第十四步)；
图19是示出本发明第一实施例的半导体器件的制造步骤的视图 (第十五步)；
图20是示出本发明第一实施例的半导体器件的制造步骤的视图 (第十六步)；
图21是本发明第二实施例的半导体器件的剖视图；图22是示出本发明第二实施例的半导体器件的制造步骤的视图 (第一步)；
图23是示出本发明第二实施例的半导体器件的制造步骤的视图 (第二步)；
图24是示出本发明第二实施例的半导体器件的制造步骤的视图 (第三步)；
图25是示出本发明第二实施例的半导体器件的制造步骤的视图 (第四步)；
图26是示出本发明第二实施例的半导体器件的制造步骤的视图 (第五步)；
图27是示出本发明第二实施例的半导体器件的制造步骤的视图 (第六步)；以及
图28是示出本发明第二实施例的半导体器件的制造步骤的视图 (第七步)。
具体实施例方式
下面，将参考附图对本发明的示例性实施例进行描述。 (第一实施例)
图3是本发明第一实施例的半导体器件的剖视图。如图3所示， 第一实施例的半导体器件10具有半导体芯片11、内部连接端子12、 绝缘层13 (第一绝缘层)、包括金属层26和第二金属层27的配线 图案14、阻焊层16 (第二绝缘层)以及外部连接端子17。这里，D 部位表示在常规半导体器件中不利地产生剥离的部分。即保护膜24 与第一绝缘层13之间的边界，并且该边界与下文所述的划线区域B 相邻。
图4是半导体基板的平面图，本发明第一实施例的半导体器件 形成在该半导体基板上。在图4中，31表示半导体基板，C表示通 过切块设备对半导体基板31进行切割的位置(以下称为"基板切割 位置C")。半导体基板31具有多个半导体器件形成区域A和划线 区域B，划线区域B包括基板切割位置C，用于使多个半导体器件形成区域A彼此分幵。多个半导体器件形成区域A为形成半导体器件
10的区域。半导体基板31为变薄的基板，并且在基板切割位置C进 行切割从而形成图3所示的半导体基板21。
在图3中，半导体芯片11具有半导体基板21、半导体集成电路 22、多个电极焊盘23以及保护膜24。半导体基板21为用于形成半 导体集成电路22的基板。半导体基板21已经变薄。半导体基板21 的厚度L可以设为例如100pm-300pm。半导体基板21为例如通过 切割变薄的Si晶片获得的各个单独的小片。
半导体集成电路22设置在半导体基板21的前表面一侧。半导 体集成电路22包括形成在半导体基板21中的扩散层(未示出)、堆 叠在半导体基板21上的绝缘层(未示出)、设置在堆叠的绝缘层中 的导通部(未示出)以及配线等(未示出)。
多个电极焊盘23设置在半导体集成电路22上。这些电极焊盘 23与设置在半导体集成电路22上的配线(未示出)电连接。可以使 用例如Al作为电极焊盘23的材料。
保护膜24设置在半导体集成电路22上。保护膜24保护半导体 集成电路22。可以使用例如SiN膜、PSG (磷硅玻璃)膜作为保护 膜24。作为另外一种选择，还可以将包括聚酰亚胺或类似物的层另 外堆叠在包括SiN膜、PSG膜的层上。
在每个电极焊盘23上都设置有一个内部连接端子12。内部连接 端子12用于使半导体集成电路22与配线图案14电连接。内部连接 端子12的高度可以设为例如10pm-60nm 。可以使用例如Au凸点、 镀Au膜或者包括通过无电解电镀法形成的Ni膜和覆盖在Ni膜上的 Au膜的金属膜作为内部连接端子12的材料。可以通过例如结合法或 者电镀法形成Au凸点。
绝缘层13 (第一绝缘层)设置成覆盖内部连接端子12的除内部 连接端子12的上表面12A以外的部分以及半导体芯片11。内部连接 端子12的上表面12A从绝缘层13露出。绝缘层13的上表面13A设 为与内部连接端子12的上表面12A基本上齐平。可以使用例如具有 粘性的片状绝缘层(例如，非导电膜(NCF， Non Conductive Film))或者糊状绝缘层(例如，非导电糊(NCP, Non Conductive Paste)) 作为绝缘层13。绝缘层13的厚度丁2可以设为例如10pm-6C^m。
配线图案14包括金属层26和第二金属层27，并且设置在绝缘 层13的上表面13A上，以便与内部连接端子12的上表面12A接触。 配线图案14通过内部连接端子12与半导体集成电路22电连接。配 线图案14具有外部连接端子设置区域14A，外部连接端子17设置在 该外部连接端子设置区域14A中。可以使用例如Cu作为配线图案 14的材料。配线图案14的厚度可以设为例如12pm。
阻焊层16 (第二绝缘层)设置成在外部连接端子设置区域14A 处以及在全部或部分划线区域B处是敞开的，并且覆盖配线图案14。 需要指出的是，阻焊层16的与基板切割位置C相对应的部分必须是 敞开的。外部连接端子17设置在配线图案14的外部连接端子设置区
域14A中。外部连接端子n是要与设置在例如母板等安装基板(未
示出)上的焊盘电连接的端子。可以使用例如焊料凸点作为外部连接 端子17。
这里，在半导体器件10的全部或部分划线区域B上不形成阻焊 层16。阻焊层16的与基板切割位置C相对应的部分必须是敞开的。 因此，当在基板切割位置C切割半导体器件31时，半导体芯片11 和绝缘层13被切割，而阻焊层16不被切割。因此，绝缘层13在半 导体器件IO的外周处露出(半导体芯片11的主表面未露出)。在绝 缘层13的切割平面与阻焊层16的端面之间具有一定距离L!。
如上文所述，在全部或部分划线区域上不形成阻焊层16，并且 阻焊层16的与基板切割位置C相对应的部分必须是敞开的。因此， 在绝缘层13的切割表面与阻焊层16的端面之间具有一定距离Lp 这能够减小阻焊层16施加在D部位上的拉伸应力和硬化收縮力作用 (释放施加在D部位上的应力)。这可以防止绝缘层13从半导体芯 片11上剥离。
图5至图20是示出根据本发明第一实施例的半导体器件的制造 步骤的视图。在图5至图20中，与第一实施例的半导体器件IO相同 的组成部件用相同的附图标记和符号表示。在图5至图20中，C表
1示通过切块设备对半导体基板31进行切割的位置(以下称为"基板 切割位置C" ) ; A表示多个半导体器件形成区域(以下称为"半导
体器件形成区域A" ) ; B表示包括基板切割位置C的划线区域， 用于使多个半导体器件形成区域A分开(以下称为"划线区域B")。
首先，在图5所示的步骤中，制备具有多个半导体器件形成区 域A和划线区域B的半导体基板31 (见图4)，其中划线区域B包 括基板切割位置C，用于使多个半导体器件形成区域A分开。半导 体基板31是变薄的基板，并且在基板切割位置C处被切割，从而形 成前述半导体基板21(见图3)。可以使用例如Si晶片作为半导体 基板31。半导体基板31的厚度丁3可以设为例如500pm-775nm。
然后，在图6所示的步骤中，在半导体基板31的与半导体器件 形成区域A相对应的前表面一侧，通过己知方法形成具有半导体集 成电路22、电极焊盘23和保护膜24的半导体芯片11 (半导体芯片 形成步骤)。可以使用例如Al作为电极焊盘23的材料。可以使用例 如SiN膜或PSG膜作为保护膜24。作为另外一种选择，还可以将含 有聚酰亚胺或类似物的层另外堆叠在包括SiN膜、PSG膜等膜的层 上。
然后，在图7所示的步骤中，在设置于多个半导体器件形成区 域A中的多个电极焊盘23上分别形成内部连接端子12(内部连接端 子形成步骤)。可以使用例如Au凸点、镀Au膜或者包括通过无电 解电镀法形成的Ni膜和堆叠在Ni膜上的Au膜的金属膜作为各个内 部连接端子12。可以通过例如结合法形成Au凸点。需要指出的是， 在图7所示步骤中形成的多个内部连接端子12的高度是不同的。
然后，在图8所示的步骤中，形成绝缘层13 (第一绝缘层)， 以便覆盖多个半导体芯片11的设置有内部连接端子12的一侧(多个 半导体芯片11的前表面一侧)和内部连接端子12 (第一绝缘层形成 步骤)。这里，绝缘层B覆盖包括半导体器件形成区域A、划线区 域B和基板切割区域C在内的半导体基板的整个表面。可以使用例 如具有粘性的片状绝缘树脂(例如，非导电膜(NCF， Non Conductive Film))或者糊状绝缘树脂(例如，非导电糊(NCP， Non ConductivePaste))作为绝缘层13。
当使用具有粘性的片状绝缘树脂时，将该片状绝缘树脂结合在
图7所示结构的上表面一侧，从而形成绝缘层13。作为另外一种选 择，当使用糊状绝缘树脂作为绝缘层13时，通过印刷法将该糊状绝 缘树脂形成在图7所示结构的上表面一侧，然后预烘烤该绝缘树脂并 使其半硬化。半硬化的绝缘树脂具有粘性。绝缘层13的厚度丁4可以 设为例如20nm-100nm。
然后，在图9所示的步骤中，在绝缘层13的上表面13A上形成 金属箔25。具体地说，制备Cu箔作为金属箔25，并且将Cu箔结合 在绝缘层13的上表面13A上。金属箔25的厚度Ts可以设为例如 lO(im。
然后，在图10所示的步骤中，在加热图9所示结构的同时，从 金属箔25的上表面25A—侧按压金属箔25。结果，金属箔25的下 表面25B与多个内部连接端子12的上表面12A相互接触，从而使金 属箔25与内部连接端子12压力结合(压力结合步骤)。此外，通过 加热图9所示的结构，使绝缘层13硬化。绝缘层13在压力结合之后 的厚度丁2可以设为例如10nm-60pm。然后，在图ll所示的步骤中， 通过蚀刻法将金属箔25全部去除。经过图9至图11所示的步骤，可 以在下文所述的图12的步骤中增强金属层26与内部连接端子12之 间的附着。
然后，在图12所示的步骤中，通过例如溅射法形成金属层26， 以便覆盖图11所示结构的上表面(绝缘层13的上表面13A)(金属 层形成步骤)。金属层26与内部连接端子12电连接。可以使用例如 Cu层、包括Cu层禾CI Cr层的叠层制品或包括Cu层禾Q Ti层的叠层制 品作为金属层26。作为另外一种选择，金属层26可以为无电解镀 Cu层，通过气相沉积法、涂布法、化学气相沉积(CVD)法等形成 的金属薄膜层。还可以选择的是，可以结合前述金属层的形成方法。 金属层26的厚度Te可以设为例如10pm。
然后，在图13所示的步骤中，例如通过将金属层26作为馈电 层的电解电镀法等方法形成第二金属层27，以便覆盖图12所示结构的上表面(金属层26的上表面26A)(金属层形成步骤)。具体地 说，可以使用Cu等作为第二金属层27。第二金属层27的厚度T7可 以设为例如10nm。然后，在图14所示的步骤中，在第二金属层27 的上表面27A上涂布抗蚀剂，并且使该抗蚀剂曝光并显影，从而在 第二金属层27的上表面27A的与配线图案14的形成区域相对应的 位置上形成抗蚀膜28。
然后，在图15所示的步骤中，通过使用抗蚀膜28作为掩模对 金属层26和第二金属层27进行蚀刻，从而去除金属层26和第二金 属层27的未形成有抗蚀膜28的部分。结果，形成了配线图案14(配 线图案形成步骤)。
然后，在图16所示的步骤中，将图15所示的抗蚀膜28去除。 之后，对配线图案14进行粗糙化处理。可以通过黑化处理或者粗糙 化蚀刻处理中的任一种方法进行配线图案14的粗糙化处理。粗糙化 处理是为了提高配线图案14与设置在配线图案14的上表面和侧表面 上的阻焊层16之间的附着。
然后，在图17所示的步骤中，涂布抗蚀剂以便覆盖配线图案14 的顶部和绝缘层13的顶部。然后，通过光刻法使抗蚀剂曝光并显影。 通过蚀刻法去除抗蚀剂的与外部连接端子设置区域14A和全部或部 分划线区域B相对应的部分。结果，形成阻焊层16 (第二绝缘层)， 其中该阻焊层具有用于使外部连接端子设置区域14A和全部或部分 划线区域B露出的开口 (第二绝缘层形成步骤)。
也就是说，阻焊层16 (第二绝缘层)形成于绝缘层13 (第一绝 缘层)的除与基板切割位置C相对应的区域以外的部分上。换句话 说，通过阻焊层16 (第二绝缘层)的开口使绝缘层13 (第一绝缘层) 的与半导体基板31的基板切割位置C相对应的部分露出。
应当注意，必须形成用于露出全部或部分划线区域B的开口， 以便露出基板切割位置C。阻焊层16的厚度可以设为例如25pm。划 线区域B的宽度可以设为例如20(Hmi。此外，考虑到阻焊层16与图 16所示结构之间的对准偏差等因素，阻焊层16的与划线区域B相对 应的开口部分的宽度Wt可以设为例如150pm。
15然后，在图18所示的步骤中，从半导体基板31的背面一侧对
半导体基板31进行抛光或研磨，以便使半导体基板31变薄。为使半 导体基板31变薄，例如，可以使用背面研磨机。半导体基板31在变 薄之后的厚度T,可以设为例如100nm-300pm。
然后，在图19所示的步骤中，在配线图案14的外部连接端子 设置区域14A中形成外部连接端子17 (外部连接端子形成步骤)。 结果，在多个半导体器件形成区域A中形成与半导体器件IO相对应 的结构。然后，在图20所示的步骤中，沿着基板切割位置C对与划 线区域B相对应的半导体基板31进行切割(切割步骤)。结果，制 成了多个半导体器件10。通过例如切块法进行半导体基板31的切割。
需要指出的是，在半导体器件10的全部或部分划线区域B上不 形成阻焊层16。阻焊层16的与基板切割位置C相对应的部分必定是 敞开的。因此，当在基板切割位置C处对半导体基板31进行切割时， 半导体芯片11和绝缘层13被切割，而阻焊层16不被切割。因此， 绝缘层13在半导体器件10的外周边处露出(半导体芯片11的主表 面未露出)。在绝缘膜13与阻焊层16之间的边界部分处产生高度差 异。
根据本发明第一实施例的半导体器件及其制造方法，在半导体 器件10的全部或部分划线区域B上不形成阻焊层16(第二绝缘层)， 并且阻焊层16 (第二绝缘层)的与基板切割位置C相对应的部分必 定是敞开的。因此，在绝缘层13 (第一绝缘层)的切割表面与阻焊 层16 (第二绝缘层)的端面之间具有一定距离Lp这能够减小阻焊 层16 (第二绝缘层)施加在D部位上的拉伸应力和硬化收縮力作用 (释放施加在D部位上的应力)。这可以防止绝缘层13 (第一绝缘 层)从半导体芯片11上剥离，从而可以提高半导体器件10的成品率。
此外，整个半导体芯片11覆盖有绝缘层13 (第一绝缘层)，并 且半导体芯片11的主表面未露出。因此，可以提高半导体器件10 的可靠性。
(第二实施例)
图21是根据本发明第二实施例的半导体器件的剖视图。在图21中，与第一实施例的半导体器件IO相同的组成部件用相同的附图标
记和符号表示。参见图21，除了用包括金属层26的配线图案41代 替设置在第一实施例的半导体器件10中的包括金属层26和第二金属 层27的配线图案14以外，按照与半导体器件IO相同的方式构造第 二实施例的半导体器件40。
图22至图28是示出根据本发明第二实施例的半导体器件的制 造步骤的视图。在图22至图28中，与第二实施例的半导体器件40 相同的组成部件用相同的附图标记和符号表示。参考图22至图28， 将对第二实施例的半导体器件40的制造方法进行描述。首先，通过 进行与在本发明第一实施例中描述并在图5至图12中示出的步骤中 的处理相同的处理，形成图12所示的结构。然后，在图22所示的步 骤中，将抗蚀剂涂布在图12所示结构的上表面(金属层26的上表面 26A)上。然后，使抗蚀剂曝光并显影，从而在金属层26的与配线 图案41的形成区域相对应的部分上形成抗蚀膜28。
然后，在图23所示的步骤中，通过使用抗蚀膜28作为掩模对 金属层26进行蚀刻，从而去除金属层26的没有形成抗蚀膜28的部 分。结果，形成了配线图案41 (配线图案形成步骤)。
然后，在图24所示的步骤中，将图23所示的抗蚀膜28去除。 之后，对配线图案41进行粗糙化处理。可以通过黑化处理或者粗糙 化蚀刻处理中的任一种方法进行配线图案41的粗糙化处理。粗糙化 处理是为了提高配线图案41与形成在配线图案41的上表面和侧表面 上的阻焊层16之间的附着。
然后，在图25所示的步骤中，涂布抗蚀剂以便覆盖配线图案41 的顶部和绝缘层13的顶部。然后，通过光刻法使抗蚀剂曝光并显影。 通过蚀刻法去除抗蚀剂的与外部连接端子设置区域41A和全部或部 分划线区域B相对应的部分。结果，形成阻焊层16(第二绝缘层)， 其中该阻焊层具有用于使外部连接端子设置区域41A和全部或部分 划线区域B露出的开口 (第二绝缘层形成步骤)。
需要指出的是，必须形成用于露出全部或部分划线区域B的开 口，以便露出基板切割位置C。阻焊层16的厚度可以设为例如25pm。划线区域B的宽度可以设为例如200nm。此外，考虑到阻焊层16与 图24所示结构之间的对准偏差等因素，阻焊层16的与划线区域B 相对应的开口部分的宽度Wi可以设为例如150|im。
然后，在图26所示的步骤中，从半导体基板31的背面一侧对 半导体基板31进行抛光或研磨，以使半导体基板31变薄。为使半导 体基板31变薄，例如，可以使用背面研磨机。半导体基板31在变薄 之后的厚度Ti可以设为例如100pm-300|im。
然后，在图27所示的步骤中，在配线图案41的外部连接端子 设置区域41A中形成外部连接端子17 (外部连接端子形成步骤)。 结果，在多个半导体器件形成区域A中形成与半导体器件40相对应 的结构。然后，在图28所示的步骤中，沿着基板切割位置C对与划 线区域B相对应的半导体基板31进行切割(切割步骤)。结果，制 成了多个半导体器件40。通过例如切块法进行半导体基板31的切割。
这里，在半导体器件40的全部或部分划线区域B上不形成阻焊 层16。阻焊层16的与基板切割位置C相对应的部分必定是敞开的。 因此，当沿着基板切割位置C切割半导体器件31时，半导体芯片ll 和绝缘层13被切割，而阻焊层16不被切割。因此，绝缘层13在半 导体器件40的外周边处露出(半导体芯片11的主表面未露出)。因 此，在绝缘层13的切割表面与阻焊层16的端面之间具有一定距离
与本发明第一实施例的半导体器件以及制造方法一样，根据本 发明第二实施例的半导体器件以及制造方法，在半导体器件40的全 部或部分划线区域B上不形成阻焊层16 (第二绝缘层)，并且阻焊 层16 (第二绝缘层)的与基板切割位置C相对应的部分必定是敞开 的。因此，在绝缘层13 (第一绝缘层)的切割表面与阻焊层16 (第 二绝缘层)的端面之间具有一定距离L。这能够减小阻焊层16 (第 二绝缘层)施加在D部位上的拉伸应力和硬化收縮力作用(释放施 加在D部位上的应力)。这可以防止绝缘层13 (第一绝缘层)从半 导体芯片11上剥离，从而可以提高半导体器件40的成品率。
此外，由于整个半导体芯片11都覆盖有绝缘层13 (第一绝缘层)，并且半导体芯片11的主表面未露出，所以可以提高半导体器 件40的可靠性。
至此，已经详细地描述了本发明的优选实施例。然而，本发明 不限于前述实施例。在不脱离本发明范围的情况下，可以对前述实施 例进行各种修改和替换。
例如，在本发明的第一和第二实施例中，描述了在第一绝缘层 上形成配线图案(再配线)的实例。然而，本发明在以下情况中也是 有效的，g卩在半导体芯片上按照顺序堆叠第一绝缘层和第二绝缘层， 并且第二绝缘层在第一绝缘层上施加应力，使得半导体芯片与第一绝 缘层相互剥离。因此，本发明同样可以应用于其中没有形成再配线的 任何半导体器件，只要该半导体器件为具有在半导体芯片上按顺序堆 叠第一绝缘层和第二绝缘层的结构的半导体器件即可。
此外，形成配线图案(再配线)的方法不限于本发明第一实施 例和第二实施例所述的方法。例如，也可以采用下面的(半加成)法。 在绝缘层上形成金属层。然后，在金属层的上表面上涂布抗蚀剂，并 且使该抗蚀剂曝光并显影。结果，形成了具有用于露出配线形成区域 的开口的抗蚀膜。然后，通过使用金属层作为馈电层的电解电镀法或 类似方法在该开口上形成金属膜。然后，将抗蚀膜去除。然后，通过 蚀刻法去除金属层的未形成金属膜的区域。结果，形成了包括金属层 和金属膜的配线图案。
权利要求
1. 一种制造半导体器件的方法，包括制备步骤，制备半导体基板，所述半导体基板包括多个半导体芯片形成区域，和划线区域，其设置在所述多个半导体芯片形成区域之间并包括基板切割位置；半导体芯片形成步骤，在所述多个半导体芯片形成区域上形成具有电极焊盘的半导体芯片；第一绝缘层形成步骤，在所述半导体芯片和所述半导体基板的所述划线区域上形成第一绝缘层；第二绝缘层形成步骤，在所述第一绝缘层的除与所述基板切割位置相对应的区域以外的部分上形成第二绝缘层；以及切割步骤，在所述基板切割位置处切割所述半导体基板。
2. 根据权利要求1所述的制造半导体器件的方法，还包括 内部连接端子形成步骤，在所述半导体芯片形成步骤之后，在所述电极焊盘上形成内部连接端子；金属层形成步骤，在所述第一绝缘层形成步骤之后，在所述第 一绝缘层上形成与所述内部连接端子电连接的金属层；配线图案形成步骤，对所述金属层进行蚀刻，并形成配线图案；以及外部连接端子形成步骤，在所述配线图案的预定区域中形成与 所述配线图案电连接的外部连接端子。
3. 根据权利要求1或2所述的制造半导体器件的方法，其中，所述第一绝缘层没有使所述半导体芯片的与所述划线区 域相对应的部分露出。
4. 根据权利要求1至3中任一项所述的制造半导体器件的方法，其中，所述第一绝缘层由非光敏绝缘材料制成。
5. 根据权利要求1至4中任一项所述的制造半导体器件的方法， 其中，所述第二绝缘层通过包括蚀刻处理步骤在内的光刻法形成。
6. —种半导体器件，包括半导体基板，所述半导体基板包括 多个半导体芯片形成区域，和划线区域，其设置在所述多个半导体芯片形成区域之间并 包括基板切割位置；半导体芯片，其设置在所述半导体芯片形成区域上并包括电极焊盘；第一绝缘层，其设置在所述半导体基板上；以及 第二绝缘层，其设置在所述第一绝缘层上并具有开口， 其中，通过所述第二绝缘层的所述开口使所述第一绝缘层的与 所述半导体基板的所述基板切割位置相对应的部分露出。
7. 根据权利要求6所述的半导体器件，还包括 内部连接端子，其设置在所述电极焊盘上；配线图案，其设置在所述第一绝缘层上并包括与所述内部连接 端子电连接的金属层；以及.外部连接端子，其与所述配线图案电连接。
8. 根据权利要求6或7所述的半导体器件，其中，所述第一绝缘层没有使所述半导体芯片的与所述划线区 域相对应的部分露出。
9. 根据权利要求6至8中任一项所述的半导体器件， 其中，所述第一绝缘层由非光敏绝缘材料制成。
全文摘要
本发明公开一种半导体器件及其制造方法，该方法包括制备步骤，制备半导体基板，所述半导体基板包括多个半导体芯片形成区域和设置在所述多个半导体芯片形成区域之间并包括基板切割位置的划线区域；半导体芯片形成步骤，在所述多个半导体芯片形成区域上形成具有电极焊盘的半导体芯片；第一绝缘层形成步骤，在半导体芯片和半导体基板的划线区域上形成第一绝缘层；第二绝缘层形成步骤，在所述第一绝缘层的除与所述基板切割位置相对应的区域以外的部分上形成第二绝缘层；以及切割步骤，在所述基板切割位置处切割所述半导体基板。
文档编号H01L23/544GK101441992SQ20081018095
公开日2009年5月27日 申请日期2008年11月20日 优先权日2007年11月20日
发明者山野孝治, 町田洋弘 申请人:新光电气工业株式会社