专利名称：具有肖特基二极管的高压半导体元件的制作方法
技术领域：
本发明是有关于一种高压半导体装置，特别是有关于一种具有肖特基(Schottky) 二极管的高压半导体元件。
背景技术：
高压半导体元件技术适用于高电压与高功率的集成电路领域。传统高电压半导体 元件主要用于18V或以上的元件应用领域。高压元件技术的优点为符合成本效益且易相容 于其他工艺，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通讯、车用电子或 工业控制等领域。 图1A是显示传统N型横向扩散金属氧化物半导体(LDM0S)结构的剖面示意图。于 图1A中，一 N型LDM0S 10包括一半导体基底110， 一 P-型体掺杂区115于半导体基底110 的一第一区域101中。一N-型漂移区120a形成于该半导体基底110的一第二区域1011 中。 一绝缘区135设置于基底上，定义出一主动元件区域。 一栅极介电层145于该基底表 面，其第一端跨越该绝缘区135上的部分表面，且其第二端露出该P-型体掺杂区表面的源 极区域140a、 140b，其中区域140a为P_型的浓掺杂区，而区域140b为N-型的浓掺杂区。一 多晶硅栅极150位于栅极介电层145上，其一端延伸至该绝缘区上。一N-型浓掺杂区130 位于该N-型漂移区中，且位于该绝缘区的第二端，做为N型LDMOS 10的漏极区域。
为了达到耐高压N型LDM0S， 一般会使用一个低浓度N-型漂移区来形成一个高耐 压结构，并且利用其它如RESURF和Field Plate等技术来达到最佳化调整。
传统肖特基二极管结构如图IB所示，传统肖特基二极管元件20包括一半导体基 底110，一N-型漂移区120b形成于该半导体基底的上半部。 一绝缘区135设置于基底上， 定义出主动元件区域，包括一阳极区域和阴极区域。 一对P-型掺杂井区125a、125b设置于 N-型漂移区120b中，对应阳极区域的两侧。一层间介电层(ILD)140形成于半导体基底110 上，定义出阳极接触区域和阴极接触区域。 一阳极电极160a与该N-型漂移区120b之间形 成一 肖特基结122。 一 N-型浓掺杂区130位于N-型漂移区120b上，对应该阴极区域，且与 阴极电极160b电性接触。 为了达到耐高压肖特基二极管，一般都会使用一个低浓度的N-型漂移区来形成 一个高耐压结构。当整合N-型U)MOS和肖特基二极管于一集成电路时，相同浓度N-型漂 移区120a、120b不一定分别适合N-型LDM0S元件以及肖特基二极管元件。因此，必需分别 掺杂以定义出不同浓度的N-型漂移区，进而导致需额外掩膜且增加工艺成本。
发明内容
本发明的一实施例在于提供一种整合肖特基(Schottky) 二极管的高功率半导体 元件，包括一第一元件和一第二元件。上述第一元件包括一半导体基底；一第一型体掺杂 区于该半导体基底的一第一区域中；一第二型漂移区于该基底的一第二区域中，且与该第 一型体掺杂区间存在一结；一绝缘区于该半导体基底上，定义出一主动区域；一介电层于该半导体基底表面，其第一端跨越该绝缘区上的部分表面，且其第二端露出该第一型体掺 杂区的一区域；一第一电极位于该第一型体掺杂区露出的部分区域上；一第二型浓掺杂区 位于该第二型漂移区中，且与该绝缘区的一第二端接触；一第二电极位于该第二型浓掺杂 区上；及一第三电极位于该介电层上。上述第二元件包括该第二型漂移区于该半导体基 底的该第一区域和该一第二区域中；该第一电极位于该第二型漂移区于该半导体基底的该 第一区域上；该第二型浓掺杂区位于该第二型漂移区于该半导体基底的该第二区域中；及 该第二电极位于该第二型浓掺杂区上。 本发明的另一实施例在于提供一种整合肖特基(Schottky) 二极管的高功率半导 体元件，包括一横向扩散金属氧化物半导体晶体管(L匿0S)元件以及一肖特基二极管元 件。该U)MOS元件包括一半导体基底；一P-型体掺杂区于该半导体基底的一第一区域中；
一 N-型漂移区于该半导体基底的一第二区域中，且与该P-型体掺杂区间存在一结；一绝 缘区于半导体基底上，定义出一主动区域；一栅极介电层于该半导体基底表面，其第一端跨 越该绝缘区上的部分表面，且其第二端露出该P型体掺杂区的一区域；一阳极电极位于该 P-型体掺杂区露出的该区域上；一 N-型浓掺杂区位于该N-型漂移区中，且与该绝缘区的 一第二端接触；一阴极电极位于该N-型浓掺杂区上；及一多晶硅栅极位于该介电层上，其 一端延伸至该绝缘区上。上述肖特基二极管元件包括该N-型漂移区于该半导体基底的该 第一区域和该一第二区域中；该阳极电极位于该N-型漂移区于该半导体基底的该第一区 域上；该N-型浓掺杂区位于该N-型漂移区于该半导体基底的该第二区域中；及该阴极电 极位于该N-型浓掺杂区上。
图1A是显示传统N型L匿0S结构的剖面示意图；
图IB是显示传统肖特基二极管结构的剖面示意图； 图2A是根据本发明的一实施例的整合肖特基(Schottky) 二极管的高功率半导体 元件的立体示意图； 图2B是显示本发明实施例图2A中的整合肖特基(Schottky) 二极管的高功率半 导体元件的平面示意图；以及 图3A和图3B分别显示图2A中的整合肖特基(Schottky) 二极管的高功率半导体
元件沿3A-3A和3B-3B切割线的剖面示意图。 附图标号 10 N型LDM0S; 101 第一区域； 1011 第二区域； 20 肖特基二极管元件； H0 半导体基底； 115 P-型体掺杂区； 120a、120b N-型漂移区； 122 结； 125a、 125b P-型掺杂井区；
130 'N-型浓掺杂区；135 '绝缘区；140 '层间介电层；140a、140b 源极区域；
145 '栅极介电层；150 '多晶硅栅极；160a ' 阳极电极；160b ' 阴极电极；200a ' LDMOS)元件；200b ' 肖特基二极管元件210 '半导体基底；2001 ' 第一区域；200II 第二区域；215 'P-型体掺杂区；216 'P-型体掺杂区；218 '结；220 'N-型漂移区；230 'N-型浓掺杂区；232 '开口区域；233 '肖特基结；235 '绝缘区；250 '多晶硅栅极；255 '栅极介电层；260 '阳极电极；270 '阴极电极。
具体实施例方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下 以下以各实施例详细说明并伴随着
的范例，做为本发明的参考依据。在
附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在图式中，实施例的形状或
是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明之，
值得注意的是，图中未绘示或描述的元件，为所属技术领域中具有通常知识者所知的形式，
另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。 本发明实施例提供一种整合肖 基(Schottky) 二极管的高功率半导体元件，以N
型U)MOS的结构为基础，整合肖特基二极管元件，并且能达到相同的耐高压程度。 图2A是根据本发明的一实施例的整合肖特基(Schottky) 二极管的高功率半导体
元件的立体示意图。请参阅图2A，一种整合肖特基(Schottky) 二极管的高功率半导体元
件，包括一横向扩散金属氧化物半导体晶体管(LDM0S)元件200a以及一肖特基二极管元件200b，其剖面图分别显示于图3A和图3B。该LDMOS元件包括一半导体基底210，例如P-型掺杂半导体基底。再者，该半导体基底210亦可包括一单晶半导体基底、一外延半导体基底及一绝缘层上有硅(SOI)基底。一P-型体掺杂区215设置于该半导体基底的一第一区域2001中。一N-型漂移区220设置于该基底的一第二区域20011中，且与该P-型体掺杂区间存在一结218。 一绝缘区235于基底上，定义出一主动元件区域。 一栅极介电层255于该半导体基底表面，其第一端跨越该绝缘区上的部分表面，且其第二端露出该P型体掺杂区215的一区域。 一多晶硅栅极250位于该栅极介电层255上。 一阳极电极260位于该P-型体掺杂区露出的该区域上。一 N-型浓掺杂区230位于该N-型漂移区220中，且与该绝缘区235的一第二端接触。 一阴极电极270位于该N-型浓掺杂区上。 上述肖特基二极管元件200b包括一 N-型漂移区220于该半导体基底210的该第一区域2001和该一第二区域200II中。绝缘区235设置于半导体基底210上，定义出肖特基二极管阳极和阴极区域。 一阳极电极260位于该N-型漂移区220于该半导体基底的该第一区域2001上，使得于L匿0S元件中，阳极电极260与N-型漂移区220之间存在一肖特基结233。 一 N-型浓掺杂区230位于该N-型漂移区220中，相对于肖特基二极管元件的阴极区域中，以及一阴极电极270位于该N-型浓掺杂区230上。应注意的是，根据本发明的一实施例，该LDM0S元件200a与该肖特基二极管元件200b沿该阳极电极260的一长轴方向相邻。 图2A中的整合肖特基(Schottky) 二极管的高功率半导体元件的平面示意图如图2B所示。于图2B中，该P-型体掺杂区215可为一环型区域，然非限定于此，并且在该环型区域的中央区域的位置，由该绝缘区235定义该N-型浓掺杂区230并设置阴极电极270于其上。于本发明的一实施例中，该环型体掺杂区域215具有两开口区域232，并且其间夹置一 P-型体掺杂区216。应注意的是，于第2A和2B图中，P-型体掺杂区216与开口区域232的尺寸维度，必须依实际元件的条件参数调整，以达最佳的元件特性。 图3A和图3B分别显示图2A中的整合肖特基(Schottky) 二极管的高功率半导体元件沿3A-3A和3B-3B切割线的剖面示意图。请参阅图3A，本发明实施例的半导体元件主要由N型LDMOS为基础，并去除传统源极(Source)端的N-型与P-型浓掺杂区域。再者，在P-型体掺杂区上设置并规划肖特基金属(Schottky Metal)，并将多晶硅栅极(Gate Poly)延伸并连接到阳极端，此部分为主要辅助耐高压。另一方面，请参阅图3B，由第一元件部分结构为基础，将在P-型体掺杂区替代为N-型漂移区，并且无设置多晶硅栅极(Gate Poly)，此部分为主要供应顺偏电流区域。 元件操作时，主要可分为顺偏操作与逆偏操作。当施以顺向偏压时，由肖特基二极管元件200b的阳极电极260 (或称Schottky Metal)与N_型漂移区220之间的结233来提供电流。当施加逆向偏压时，由该LDMOS元件200a的N_型漂移区220与该P_型体掺杂区215间的该结218处形成一完全空乏区，以达耐高压的效果。 本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定为准。
权利要求
一种整合肖特基二极管的高功率半导体元件，其特征在于，所述的整合肖特基二极管的高功率半导体元件包括一第一元件，其包括一半导体基底；一第一型体掺杂区于所述半导体基底的一第一区域中；一第二型漂移区于所述半导体基底的一第二区域中，且与所述第一型体掺杂区间存在一结；一绝缘区于所述半导体基底上，定义出一主动区域；一介电层于所述半导体基底表面，其第一端跨越所述绝缘区上的部分表面，且其第二端露出所述第一型体掺杂区的一区域；一第一电极位于所述第一型体掺杂区露出的部分区域上；一第二型浓掺杂区位于所述第二型漂移区中，且与所述绝缘区的一第二端接触；一第二电极位于所述第二型浓掺杂区上；及一第三电极位于所述介电层上；以及一第二元件，包括一第二型漂移区于所述半导体基底的所述第一区域和所述一第二区域中；一第一电极位于所述第二型漂移区于所述半导体基底的所述第一区域上；一第二型浓掺杂区位于所述第二型漂移区于所述半导体基底的所述第二区域中；及一第二电极位于所述第二型浓掺杂区上。
2. 如权利要求1所述的整合肖特基二极管的高功率半导体元件，其特征在于，所述第 一元件与所述第二元件沿所述第一电极的一长轴方向相邻。
3. 如权利要求1所述的整合肖特基二极管的高功率半导体元件，其特征在于，所述第 一电极和所述第三电极电性接触。
4. 如权利要求1所述的整合肖特基二极管的高功率半导体元件，其特征在于，所述第 一元件为一横向扩散金属氧化物半导体晶体管U)M0S元件，且所述第二元件为一肖特基二 极管。
5. 如权利要求1所述的整合肖特基二极管的高功率半导体元件，其特征在于，于所述 第二元件中，所述第一电极与所述第二型漂移区之间存在一肖特基结。
6. 如权利要求5所述的整合肖特基二极管的高功率半导体元件，其特征在于，于顺偏 压操作时，由所述第二元件的所述第一电极与所述第二型漂移区之间的所述肖特基结提供 电流，并且于逆偏压操作时，在第一元件的所述第二型漂移区与所述第一型体掺杂区间的 所述结处形成一完全空乏区，以达耐高压。
7. —种整合肖特基二极管的高功率半导体元件，其特征在于，所述的整合肖特基二极 管的高功率半导体元件包括一LDM0S元件，包括 一半导体基底；一P-型体掺杂区于所述基底的一第一区域中；一 N-型漂移区于所述基底的一第二区域中，且与所述P-型体掺杂区间存在一结； 一绝缘区于基底上，定义出一主动区域；一栅极介电层于所述基底表面，其第一端跨越所述绝缘区上的部分表面，且其第二端 露出所述P型体掺杂区的一区域；一阳极电极位于所述P-型体掺杂区露出的所述区域上；一 N-型浓掺杂区位于所述N-型漂移区中，且与所述绝缘区的一第二端接触； 一阴极电极位于所述N-型浓掺杂区上；及一多晶硅栅极位于所述介电层上，其一端延伸至所述绝缘区上；以及 一肖特基二极管元件，包括所述N-型漂移区于所述半导体基底的所述第一区域和所述一第二区域中； 所述阳极电极位于所述N-型漂移区于所述半导体基底的所述第一区域上； 所述N-型浓掺杂区位于所述N-型漂移区于所述半导体基底的所述第二区域中；及 所述阴极电极位于所述N-型浓掺杂区上。
8. 如权利要求7所述的整合肖特基二极管的高功率半导体元件，其特征在于，所述 LDMOS元件与所述肖特基二极管元件沿所述阳极电极的一长轴方向相邻。
9. 如权利要求7所述的整合肖特基二极管的高功率半导体元件，其特征在于，所述阳 极电极和所述多晶硅栅极电性接触。
10. 如权利要求7所述的整合肖特基二极管的高功率半导体元件，其特征在于，于所述 肖特基二极管元件中，所述阳极电极与所述N-型漂移区之间存在一肖特基结。
11. 如权利要求7所述的整合肖特基二极管的高功率半导体元件，其特征在于，所述 P-型体掺杂区为一环型区域，且于所述环型区域的中央区域，由所述绝缘区定义所述N-型 浓掺杂区，其中所述环型区域具有两开口区含所述N-型漂移区。
全文摘要
本发明提供一种具有肖特基二极管的高压半导体元件，其包括一LDMOS元件包括一半导体基底；一P-型体掺杂区于该基底的一第一区域中；一N-型漂移区于该基底的一第二区域中，且与P-型体掺杂区间存在一结；一绝缘区于基底上，定义出一主动区域；一阳极电极位于P-型体掺杂区露出的该区域上；一N-型浓掺杂区位于N-型漂移区中，且与绝缘区的一第二端接触；及一阴极电极位于N-型浓掺杂区上。一肖特基二极管元件包括N-型漂移区于半导体基底的第一区域和一第二区域中；阳极电极位于N-型漂移区于半导体基底的第一区域上；N-型浓掺杂区位于N-型漂移区于半导体基底的第二区域中；及阴极电极位于N-型浓掺杂区上。
文档编号H01L27/06GK101764131SQ200810185030
公开日2010年6月30日 申请日期2008年12月26日 优先权日2008年12月26日
发明者杜尚晖, 蔡宏圣 申请人:世界先进积体电路股份有限公司