专利名称：薄膜晶体管阵列基板的制作方法
技术领域：
本发明涉及一种阵列基板，特别是涉及一种避免数据线断线的薄膜晶体管阵列 基板。
背景技术：
薄膜晶体管液晶显示器(thin film transistor liquid crystal display, TFT-LCD)是目前最被广泛使用的一种平面显示器，它具有低功率、薄形质轻、以 及低电压驱动等优点。然而，随着面板设计尺寸的不断增大，信号输送的距离也 越来越长，随之带来信号线断线问题。
图l是现有技术的阵列基板的结构示意图，请参见图1，薄膜晶体管设置在一 绝缘基板100上，其包括一位于该绝缘基板IOO上的栅极110、储存电容电极112、 一位于该栅极110和该绝缘基板100上的栅极绝缘层120、 一位于该栅极绝缘层 120上的半导体层130、 一位于该半导体层130上的欧姆接触层132、和一位于欧 姆接触层132上的源极140与漏极142。现有技术的阵列基板的制造流程如下首 先在洗净的绝缘基板100表面溅射上第一层金属膜作为栅极材料，然后在该金属 膜上涂布光刻胶并图形化后，通过刻蚀形成栅极IIO和存储电容电极112。随后在 第一金属膜上通过PECVD工艺沉积一层薄膜层120，例如SiNx或Si02栅极绝缘 膜。接着在SiNx或Si02绝缘膜上通过CVD工艺，继续沉积半导体材料a-Si 130 和N+Sil32薄膜层，最后采用sputter溅射第二层金属膜，作为数据线材料。采用 曝光和刻蚀后，分别定义出源142、漏极144和半导体图形130，制成TFT开关元 件，132作为源极和TFT的欧姆接触。该工艺过程中，在栅极完成后，采用淀积 的方法继续沉积其它材料，因此栅极图形的形貌不可避免地保留下来，这样在栅 极图形上的其它材料就会产生段差。随着LCD面板的面积增大，分辨率的提高， 需要制作数量更多的栅极线与数据线，使线宽变得更窄，导致工艺困难度的提高， 因此更容易在栅极线与数据线交叠处发生断线现象。当数据线存在断线部分时， 具有断线的后半部分线路控制的像素便不能正常发光，使液晶显示器变为不良产 品，降低产品良率。因此有必要采取措施降低段差，提高产品良率。
发明内容
本发明所要解决的技术问题是提供一种薄膜晶体管阵列基板，解决数据线因段 差而引起的断线的问题，提高产品良率。
本发明为解决上述技术问题而采用的技术方案是提供一种薄膜晶体管阵列基 板，包括一绝缘基板，所述绝缘基板上形成有栅极导电层，所述栅极导电层上形成 有栅极线和储存电容电极，其中，所述绝缘基板上形成有沟渠，所述栅极导电层的 厚度和所述沟渠的深度大体相当，所述栅极线和储存电容电极位于所述沟渠内。
上述的薄膜晶体管阵列基板，其中，所述沟渠里还形成有栅极线和/或储存电 容电极端子。
本发明对比现有技术有如下的有益效果本发明提供的薄膜晶体管阵列基板， 通过在绝缘基板上刻蚀出栅极线与储存电容线的沟渠，然后在所述的沟渠上沉积 栅极导电层，该栅极导电层厚度与沟渠的深度大致相当，这样在完成第一道工序后， 整个基板处于同一平面上。在后续的制造过程中，沉积数据线金属时，由于基板 处于同一平面上，在栅极线与数据线交叠的地方未出现段差，因此可有效地避免 数据线因段差而引起的断线问题。
图1是现有技术的阵列基板的结构示意图。
图2a 2i是本发明的阵列基板制造流程剖面的示意图。
图3a 3d是本发明的阵列基板制造流程的俯视图。
图中 100绝缘基板 120栅极绝缘层 140源极 204栅极线沟渠 204c端子区域 206c端子区域
110栅极 130半导体层 142漏极 204a栅极区域 206电容线沟渠 210栅极导电层
112储存电容电极 132欧姆接触层 200绝缘基板 204b栅极线区域 206b电容线区域 220栅极绝缘层230半导体非晶硅层 236掺杂非晶硅图形 242源极 252接触孔
232掺杂非晶硅层 240数据线 244漏极 260像素电极
234半导体非晶硅图形 240c数据线端子区域 250钝化层
具体实施例方式
下面结合附图及典型实施例对本发明作进一步说明。
图2a 2i是本发明的阵列基板制造流程剖面的示意图，图3a 3d是本发明 的阵列基板制造流程的俯视图。
请同时参见图2b、 2d和3a，其中，图2d为沿图3a中A-A'线的剖面图，本 发明提供一种薄膜晶体管阵列基板，包括一绝缘基板200，绝缘基板200上形成有 栅极导电层210，栅极导电层210上形成有栅极110、栅极线和储存电容电极112， 其中，所述绝缘基板上形成有沟渠，包括栅极线沟渠204与储存电容线沟渠206， 栅极导电层210的厚度和所述沟渠的深度大体相当，所述栅极线和储存电容电极位 于所述沟渠内。
下面具体说明本发明的阵列基板制造流程。请参见图2a，首先在绝缘基板200 上涂覆一层光刻胶202,然后利用一道光罩(图未示)进行曝光、显影，定义出栅 极线及存储电容线等图形。然后用酸作为刻蚀剂，在绝缘基板上同时形成栅极线 沟渠204与储存电容线沟渠206，如图2b所示。请参考图3a中所示，栅极线沟渠 可分为三个区域，其分别为栅极区域204a,栅极线区域204b与端子区域204c。 电容线沟渠则只分为两个区域，其分别为电容线区域206b与端子区域206c。
请同时参见图2c和图3a，在绝缘基板200上的栅极线沟渠204与电容线沟渠 206中以及第一光刻胶层202之上沉积栅极导电层210，其材料为铝(A1)或铝合金 (AlNd)，或多层金属膜(AlNd/MoNb)作为栅极材料，其中沉积的金属厚度大致与绝 缘基板上沟渠深度相同。
请继续参见图2d，然后利用现有技术(Liftoff技术)的适当溶剂将第一光 刻胶层202剥离，连带地将位于第一光刻胶层之上的栅极导电层210 —起剥离， 只剩下栅极线沟渠204与电容线沟渠206中的栅极导电层，如图3b所示。在栅极 线沟渠204的栅极区域204a中的栅极导电层210作为TFT的栅极。在电容线沟渠206的储存电容器区域206b中的栅极导电层作为储存电容器的电容线，兼做储存 电容器的下电极之用。这样在完成第一道工序后，整个基板处于同一平面上，为 后续的制造工艺提供一平整的平台。
接着参见图2e，在该绝缘基板200上采用化学气相沉积的方法，继续沉积一 覆盖该栅极线和电容线的栅极绝缘层220，在该栅极绝缘层的表面沉积一半导体非 晶硅层230和掺杂非晶硅层232。
请继续参见图2f，在半导体层上涂覆一层光刻胶(图未示)后，采用一道光 罩(图未示)对半导体材料进行曝光、显影和刻蚀，在栅极区域204a之上，形成 半导体非晶硅图形234和掺杂非晶硅图形236。
接着参见图2g和图3c，其后在半导体层上物理沉积金属层(图未示)，材料 可以为铝、铬等及其合金材料。然后在金属层上涂覆一层光刻胶(图未示)后， 采用一道光罩对其进行曝光、显影和刻蚀，形成数据线240，数据线端子区域240c， TFT的源极242和漏极244。从图中可以看出，在栅极与源、漏极交叠的地方未出 现段差。同样地，在栅极线与数据线交叠的地方亦未出现段差。这样就可以有效 避免因段差引起的数据线断线的问题。
请继续参见图2h，通过化学气相沉积在绝缘层220和源极242、漏极244上 沉积一钝化层250，然后在钝化层上涂覆一层光刻胶(图未示)后，采用一道光罩 对其进行曝光、显影和刻蚀，形成接触孔252。
最后如图2i和图3d所示，在钝化层250上继续沉积一透明电极(图未示)， 材料为ITO (氧化铟锡)或IZO(氧化铟锌)等。然后在ITO上涂覆一层光刻胶(图 未示)后，采用一道光罩对其进行曝光、显影和刻蚀，形成像素电极260。这样就 可以完成整个阵列基板的制造过程。
虽然本发明己以较佳实施例揭示如上，然其并非用以限定本发明，任何本领 域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此 本发明的保护范围当以权利要求书所界定的为准。
权利要求
1、一种薄膜晶体管阵列基板，包括一绝缘基板，所述绝缘基板上形成有栅极导电层，所述栅极导电层上形成有栅极线和储存电容电极，其特征在于，所述绝缘基板上形成有沟渠，所述栅极导电层的厚度和所述沟渠的深度大体相当，所述栅极线和储存电容电极位于所述沟渠内。
2、 根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述沟渠里 还形成有栅极线和/或储存电容电极端子。
全文摘要
本发明涉及一种薄膜晶体管阵列基板，包括一绝缘基板，所述绝缘基板上形成有栅极导电层，所述栅极导电层上形成有栅极线和储存电容电极，其中，所述绝缘基板上形成有沟渠，所述栅极导电层的厚度和所述沟渠的深度大体相当，所述栅极线和储存电容电极位于所述沟渠内。本发明提供的薄膜晶体管阵列基板，解决了数据线因段差而引起的断线的问题，提高了产品良率。
文档编号H01L29/423GK101436601SQ200810207270
公开日2009年5月20日 申请日期2008年12月18日 优先权日2008年12月18日
发明者高孝裕 申请人:上海广电光电子有限公司