专利名称：用于抑制晶体管阵列中的阈值电压的布局灵敏度的方法
技术领域：
本发明涉及集成电路器件，并且更具体地涉及抑制晶体管阵列 中的布局灵敏度。
背景技术：
很长时间以来已经知道诸如硅和锗之类的半导体材料表现出
压电效应(枳4成压力引入的电阻改变)。参见例如C.S. Smith, "Piezoresistance effect in germanium and silicon", Phys.Rev., vol. 94， pp. 42-49 (1954),通过引用将其并入此处。另外已经观察到晶体管阵 列中的压力变化可以产生载流子迁移率的变化，其继而导致阵列中 的晶体管的阈值电压的变化。该问题及其解决方案阐述在转让给本 受让人的标题为 "Analysis of Stress Impact on Transistor Performance"的美国专利申请SN 11/291 ，294中。
然而，进一步的研究已经示出，除了压力之外，阈值电压仍然 存在一些变化，提出了工作中的另外一些因素。遇到的变化远不是 微不足道的，通常有超过20mV的摆幅。现有技术没有指出这种问 题的任何可能原因，也没有提出任何解决方案。因此，仍需要本发 明者来发现引起这种变化的原因并且设计解决方案，下面阐述所有 这些内容。
发明内容
本发明的一个方面是一种用于抑制集成电路中的阈值电压的 变化的方法。该方法开始于识别与布局中的晶体管关联的复合表面。 处理这样的复合表面以影响与这样的表面邻近的空隙原子的复合， 由此最小化阵列中的晶体管的阈值电压的变化。
图1 a说明了根据本发明构建的单个晶体管的 一 个实施例。 图lb说明了根据本发明构建的晶体管阵列的一个实施例。 图2是阈值电压和漏电流作为沟道到STI界面的距离(对于隔
离的晶体管)或者沟道到下一个晶体管的距离(对于成套晶体管)
的函数的绘图。
图3描述为了修复栅格损坏在退火期间填隙离子的复合。
图4描述图3示出的复合过程，其具有添加的根据本发明的增
强区域和抑制区域。
图5示出了通过本发明获得的结果，其反映在每个晶体管处的
离子浓缩图样中，其中空隙复合率在沟道/栅极氧化物界面上为高而
在硅/STI界面上为低。
图6是根据本发明的方法的处理流程图。
具体实施例方式
下面参考附图进行详细描述。被描述的优选实施例是为了说明
本发明，而不是限制本发明的范围，本发明的范围由权利要求书来 限制。本领域技术人员将认识下面描述的各种等价变形。
通过首先考虑图la中示出的说明性的MOS晶体管10可以最 佳地理解本发明，图la示出了平面图(上部)和沿线A-A的截面图 (底部)。其中，扩散区12包括在扩散区中形成的源区16和漏区 18,在这些区域之间具有被栅极14所覆盖的的间隙。在栅极下面的 区域是沟道20。隔离物22位于栅极的每一侧(在平面图中未示出)。 应该理解，与这些部件和作为整体的MOS器件有关的材料和制造技 术在现有技术中是公知的，并且因此不在此处进行任何详细描述。 预期阵列将被形成在局部耗散绝缘体上硅(PDSOI MOSFET)衬底 中，但是本发明申请中的教导还可应用于块配置中。注意，附图描 绘了块MOSFET器件。此外，现有技术中众所周知MOSFET沟道被4参杂以调节决定该MOSFET何时导通和截止的阈值电压。在典型的 MOSFET器件中利用的沟道杂质包括诸如硼之类的核素。图la中所 描绘的实施例已经被这样修改， 一般应用中使用离子注入技术。所 得的扩散区的晶体栅格中的B原子浓度由浓度曲线表示，其描述了 内部的高浓度域和外部的最小浓度的图样。如通常已知的，掺杂浓 度从靠近沟道表面(通常向外进入沟道)的高浓度域23向选择的最 小浓度级24逐渐降低。浓度等级线23和24是沟道内的等掺杂浓度 线，从最大浓度区域的规则光滑曲线开始下降，并且下降到最小浓 度曲线24的不规则形状。尽管没有示出，本发明的技术人员应该理 解从线23到线24浓度从最大下降到最小。下面讨论的晶体管阵列 利用了许多如此处阐述地那样构建的单个晶体管。为了下面讨论更 有针对性和清楚，此处省略了相关的细节。
图lb描述了三个晶体管110、 112和114的阵列100。如前面 描述的，示出了该阵列的平面图和截面图二者，并且每个单个晶体 管被构建为与上面的描述一致。如通常看到的，晶体管阵列形成在 芯片上，在该芯片上形成了多个相对大的扩散区102。这些区具有通 过诸如离子注入之类的常规方法添加的合适的杂质，以分别产生大 的源区104和漏区106。最后，冲册极材料108以条状进行覆盖。通过 氧化物绝缘体材料区域，诸如浅沟槽隔离(STI)区域122，对晶体 管进行隔离以防止任何交叉耦合。如名称所暗示的，任何合适的绝 缘体可以用在STI中，^f旦是优选原石圭酸四乙酯。应该注意，集成电 路的特性将导致某些单个晶体管被它们自己隔离，诸如晶体管114, 而其他晶体管嵌套为两个或多个晶体管的组，诸如晶体管110和 112。
令人惊讶的是，已经发现即使消除了压力引入的阈值电压变 化，晶体管阵列中仍然保留了大量的变化。如图lb所示，典型阵列 中的测量揭示了从334mV到355mV、摆幅22mV的Vt变化。最初 的研究没有立即揭开该变化的原因，但是注意到变化主要出现在单 个隔离的晶体管(诸如晶体管114)与嵌套组的晶体管(诸如晶体管
8110和112)之间。
注意到晶体管110和112的沟道中的一个点与晶体管114中的 一个类似点的一个差异是从这样的点到两个周围STI壁的距离。进 一步的研究得到了图2中的数据，其示出Vt和Id两者是从沟道到周 围STI壁的距离(以nm为单位)(对于隔离的MOSFET,诸如晶 体管114)和从沟道到下一个MOSFET的距离(对于成套元件，诸 如晶体管110和112)的函数。如所示出的，对于当前制造技术中看 到的100- 200 nm的距离，存在相当大的变化，但是该变化随着距 离的增长有稳定地减小并且在大约500 nm的距离处变得可以忽略。 通过返回图lb可以获得对在栅格级发生的情况的线索。该图 的底部包括对沟道掺杂浓度(110a、 112a和114a)的描绘。如上面 注意到的，诸如硼之类的杂质被注入沟道128以调节阈值电压。该 操做通常通过离子注入完成。尽管对晶体管110、 112和114的注入 是相同进行的，但是可以观察到图lb中的有趣情况。即，如由分布 (profile)形状示出的，掺杂浓度歪向较近的STI壁。因此，在附图 页面中，在分布110a中掺杂浓度斜向左边，而在分布112a中掺杂 浓度斜向相反方向，即斜向右边。相反，隔离的晶体管114显示出 对称的浓度图样114a,不斜向任何方向。
基于这些结果，假设该问题可能与晶体栅格中的损坏区域的复 合有关。如图3中所示，并且如上面注意到的，通常通过离子注入 将杂质(诸如硼、磷或砷)引入源区和漏区，以创建该区域中的高 传导层。该注入过程在目标晶体栅格中产生损坏区域130，其中新注 入的离子使得先前占据晶体栅格离子位置的离子(通常是Si离子) 发生移位(displace),但是移位的离子仍然出现在栅格中，作为填 隙离子。还知道移位的填隙离子趋向于通过扩散工艺，向着晶体结 构的表面迁移，该表面诸如是晶体结构和STI 122的界面，或者硅沟 道和栅层叠123之间的界面，其中移位的离子可以在沟道表面复合 到自由Si栅格位置，其表征表面区域。这发生在应用热退火工艺期 间的升温时。图3中的离子路径由箭头132示出。如可以看出的，各个离子为了达到表面并且在那复合必须行进的距离是不同的，其 使得位于靠近这样的表面的离子更可能能够快速复合。在由于注入 而移位的空隙离子在硅表面复合之前，它们四处移动并且增强了像 硼、磷或砷这样的杂质的扩散率。该现象被称为瞬时增强扩散
(TED)。杂质在沟道中经历的TED的量确定了靠近沟道表面的掺 杂浓度，并且由此确定了阈值电压。由此，在不同硅表面处的填隙 离子的复合影响了附近的MOSFET的阈值电压。
返回图lb,应该理解，可以预期在晶体管114的沟道中的填 隙离子的复合图样是对称的，因为在晶体管的任意一侧到STI壁的 距离是相同的。然而，对于晶体管110和112，该发现的应用将导致 预期掺杂图样偏向STI壁，并且事实上这正是发现的结果。
图4说明了图3的晶体管结构提出的变化问题的解决方案。在 晶体管结构和STI之间的界面处，添加了抑制移位的硅离子复合的 材料层140。已知几种材料具有可用于该角色的特性。特别地，包含 诸如N或F核素的氧化物层将趋向于抑制填隙离子的复合。特定应 用中需要确切量的这些元素来緩解在靠近STI壁的晶体管的侧面与 远离这样的结构的侧面之间的TED作用。在一个实施例中，使用氮 氧化物，其通过将N添加到Si02中来产生。另外，STI中的TEOS 可能被氮化物置换，或者在沉积STI之前可以应用氮化物衬垫，产 生层140。在任一情况下，氮化物将抑制填隙离子复合。
作为抑制STI界面处的复合的补充或者替代，可以在栅极界面 增强复合。有效的增强与在STI处的抑制会具有相同的效果。本发 明的一个实施例利用包括高K电介质材料(诸如氧化铪(Hf02))的 材料。
最后，可以选择对填隙离子驱动的TED作用不敏感的杂质， 诸如砷和锑。这样的核素在Si中主要通过与栅格空穴而不是填隙离 子的相互作用来扩散。因此，它对TED不太敏感，其于是导致降低 的对阈值电压的布局变化的敏感性。如现有技术中已知的，注入创 造了额外的填隙离子，而不是额外的空穴，并且因此空穴的数量由退火温度确定。
图5说明了平衡填隙离子的复合的结果。在沟道/栅极氧化物 界面处的填隙离子复合率高，而在硅/STI界面处的填隙离子复合率 低。如可以看出的，离子浓度分布110a、 112a和114a都是对称的， 并且彼此非常类似。确认本发明基于的假设，可以看出在三个晶体 管上测量的Vt现在仅变化单个mV，而不是22mV。
用于实现本发明的过程170示出在图6中。如可以看出的，该 过程包括两个基本步骤首先，在步骤172,分析MOSFET阵列以 选择那些需要进一步处理的单个晶体管。接着，在步骤174,采取动 作以平衡复合率。那些步骤的每个步骤需要详细考虑。
该分析和选择步骤要求确定哪些晶体管可能表现出不平衡。基 于本发明的发现为可以准确地选择这样的晶体管，因为那些晶体管 在成套的配置中，也即那些晶体管具有与另一个晶体管相邻的一侧 以及与STI相邻的另一侧。幸运地是，在晶体管阵列中，识别那种 配置是直观的，从而使得使用多种自动设计程序中的任意一种从系 统布局中进行这样的选择是一件简单的事情。在一个实施例中，优 选地，对整个MOSFET阵列全局地应用抑制和增强措施二者。另外 的实施例仅利用单个措施，也即在栅极表面使用复合增强或者在 Si/STI界面处使用复合抑制，但不是同时使用两者。另外的其他实 施例使用分析工具来识别特定的目标器件或者器件组，其中增强或 者抑制，或者二者将是最有利的。
步骤174要求上面识别的过程之一的实现，以完成复合率的平 衡。例如，在一个实施例中，用氮化物置换STI的TEOS材料，或 者在另外的实施例中，在沉积主氧化物之前，在STI沟槽中沉积氮 化物层。在其他实施例中，平衡步骤通过在栅极界面增强复合来完 成。用于完成它的一种方法将是增大氧化层的介电常数(增大k)。 这样的增大可以通过在栅极氧化物中用氮氧化物替代Si02,产生提 供增强的复合的中等k材料来完成。另一实施例首先沉积或者生长 Si02,随后沉积高k材料(诸如Hf02)层。在任一事件中，避免使
ii用基于氮的材料是有用的，该材料将趋向于抑制复合。
又一实施例通过组合在栅极界面处增强复合和在STI界面处 抑制二者来进行。
尽管通过参考优选实施例和上面详细的例子公开了本发明，但 是应该理解这些例子旨在说明示例而不是进行限制。可以预期多种 修改和组合对于本领域技术人员是显而易见的，这些修改和组合将 落在本发明的精神和所附权利要求书的范围内。
权利要求
1.一种用于平滑集成电路中的阈值电压的变化的方法，包括步骤识别与MOSFET阵列中的晶体管关联的复合表面；以及处理所述复合表面以影响与这样的表面邻近的空隙原子的复合；由此最小化所述MOSFET阵列中的晶体管的阈值电压的变化。
2. 根据权利要求1所述的方法，其中所述处理步骤包括以下步骤处理与所识别的表面邻近的4册电极以增强邻近这样的表面的填隙原子的复合。
3. 根据权利要求1所述的方法，其中所述处理步骤包括以下步骤处理Si/STI界面以抑制邻近这样的表面的填隙原子的复合。
4. 根据权利要求1所述的方法，其中所述处理步骤包括以下步骤处理Si/STI界面以抑制邻近这样的表面的填隙原子的复合；以及处理与所识别的表面邻近的栅电极以增强邻近这样的表面的填隙原子的复合。
5. 根据权利要求2所述的方法，其中所述处理步骤包括通过向栅极材料中引入高k材料来处理邻近所识别的表面的所述栅电极以增强邻近这样的表面的填隙原子的复合。
6. 根据权利要求2所述的方法，其中所述处理步骤包括通过创建中等k氧化物层来处理邻近所识别的表面的所述栅电极以增强邻近这样的表面的填隙原子的复合。
7. 根据权利要求3所述的方法，其中所述处理步骤包括通过邻近Si/STI界面引入N或者F原子来处理所述界面以抑制邻近这样的表面的填隙原子的复合。
8. 根据权利要求3所述的方法，其中所述处理步骤包括通过在STI中使用氮氧化物材料来处理Si/STI界面以抑制邻近这样的界面 的填隙原子的复合。
9. 根据权利要求3所述的方法，其中所述处理步骤包括通过邻 近Si/STI界面形成具有氮化物衬垫的STI来处理所述界面以抑制邻 近这样的界面的填隙原子的复合。
10. —种适用于平滑晶体管之间的阈值电压的变化的MOSFET 阵列，包括在衬底中的扩散区域，由硅形成；用于限定晶体管的扩散区域的栅极材料覆盖部分；以及 浅沟槽隔离(STI)区域，由绝缘材料形成，分隔所述扩散区域； 其中与所述阵列中的晶体管关联的复合表面被处理以影响与这 样的表面邻近的空隙原子的复合； 由此最小化所述阵列中的晶体管的阈值电压的变化。
11. 根据权利要求IO所述的MOSFET阵列，其中所选择的与所 识别的表面邻近的栅电极被处理以增强邻近这样的表面的填隙原子 的复合。
12. 根据权利要求IO所述的MOSFET阵列，其中处理所选择的 Si/STI界面以抑制邻近这样的表面的填隙原子的复合。
13. 根据权利要求IO所述的MOSFET阵列，其中 处理所选择的Si/STI界面以抑制邻近这样的表面的填隙原子的复合；以及处理所选择的与所识别的表面邻近的栅电极以增强邻近这样的 表面的填隙原子的复合。
14. 根据权利要求11所述的MOSFET阵列，其中通过向栅极材 料中引入高k材料来处理所选择的邻近所识别的表面的栅电极以增 强邻近这样的表面的填隙原子的复合。
15. 根据权利要求14所述的MOSFET阵列，其中所述高k材料 是氧化铪(Hf02)。
16. 根据权利要求12所述的MOSFET阵列，其中通过邻近所选择的Si/STI界面引入N或者F原子来处理所述界面以抑制邻近这样的表面的填隙原子的复合。
17. 根据权利要求12所述的MOSFET阵列，其中通过在STI中使用氮氧化物来处理所选择的Si/STI界面以抑制邻近这样的表面的填隙原子的复合。
18. 根据权利要求12所述的MOSFET阵列，其中通过邻近所选择的Si/STI界面形成具有氮化物衬垫的STI来处理所述界面以抑制邻近这样的界面的填隙原子的复合。
19. 一种MOSFET晶体管，适用于平滑阈值电压的变化，包括源区和漏区，形成在硅扩散区域中；沟道区，位于所述源区和漏区之间并且被栅极材料覆盖；以及浅沟槽隔离(STI)区域，由绝缘材料形成，邻接所述扩散区域并且使所述扩散区域与相邻的扩散区域分隔；其中处理与布局中的晶体管关联的复合表面以影响与这样的表面邻近的空隙原子的复合；由此调节所述晶体管的阈值电压。
20. 根据权利要求19所述的MOSFET晶体管，其中处理与所识别的表面邻近的栅极材料以增强邻近这样的表面的填隙原子的复合。
21. 根据权利要求19所述的MOSFET晶体管，其中处理Si/STI界面以抑制邻近这样的表面的填隙原子的复合。
22. 根据权利要求19所述的MOSFET晶体管，其中处理Si/STI界面以抑制邻近这样的表面的填隙原子的复合；以及处理与所述沟道表面邻近的栅极材料以增强邻近这样的表面的填隙原子的复合。
23. 根据权利要求20所述的MOSFET晶体管，其中通过引入高k材料来处理邻近所述沟道表面的所述栅极材料以增强邻近这样的表面的填隙原子的复合。
24. 根据权利要求23所述的MOSFET晶体管，其中所述高k材料是氧化铪(Hf02)。
25. 根据权利要求19所述的MOSFET晶体管，其中Si/STI材料包括N原子或者F原子以抑制邻近这样的表面的填隙原子的复合。
26. 根据权利要求19所述的MOSFET晶体管，其中Si/STI包括STI中的氮氧化物材料以抑制邻近这样的表面的填隙原子的复合。
27. 根据权利要求12所述的MOSFET晶体管，其中至少一个Si/STI界面包括邻近所述Si/STI界面的氮化物衬垫来抑制邻近这样的界面的填隙原子的复合。
全文摘要
一种用于平滑集成电路布局中的阈值电压的变化的方法。该方法开始于识别与布局中的晶体管关联的复合表面。处理这样的复合表面以影响与这样的表面邻近的填隙离子的复合，由此最小化布局中的晶体管的阈值电压的变化。
文档编号H01L29/772GK101681923SQ200880014245
公开日2010年3月24日 申请日期2008年1月17日 优先权日2007年6月1日
发明者D·普拉玛尼克, V·莫罗兹 申请人:新思科技有限公司