专利名称：形成具有栅应力器的半导体器件的方法和半导体器件的制作方法
技术领域：
本公开一般地涉及半导体器件，并且更具体而言，涉及形成具有 栅应力器的半导体器件的方法和半导体器件。
背景技术：
诸如张力蚀刻停止层(ESL)或嵌入式碳化硅(eSiC)的当前NMOS 工艺引起的应力器(i)相对弱并且不可伸縮至小节距或者(ii)不容易 制造。另外，当前NMOS工艺引起的应力器在例如非易失性存储器 (NVM)、电源或模拟器件的较长沟道器件中没有引起显著的应力。
因此，需要用于克服以上讨论技术中的问题的改进方法和设备。
本发明通过示例的方式示出并且不受附图限制，在附图中，相同 的附图标记表示类似的元件。附图中的元件是为了简要清晰的目的而 示出的，并不必按比例绘制。
图1是在制造半导体器件的一个阶段期间的半导体器件的一部分 的局部横截面图，其中，根据本公开的一个实施例，该半器件将具有
金属栅应力器；
图2是图1的半导体器件的一部分的俯视图3是在制造半导体器件的一个阶段期间的图1的半导体器件的 一部分的局部横截面图4是在制造半导体器件期间的另一个阶段期间的图3的半导体 器件的一部分的局部横截面图5是图4的半导体器件的一部分的俯视图；图6是在制造半导体器件的注入阶段期间的图4和图5的半导体 器件的一部分的局部横截面图7是在制造半导体器件的退火阶段期间的图6的半导体器件的 一部分的局部横截面图8是在制造半导体器件的又一加工期间的图7的半导体器件的 一部分的局部横截面图，根据本公开的一个实施例，半导体器件具有 金属栅应力器；以及
图9是根据另一个实施例的在制造半导体器件过程中的图1的半 导体器件的一部分的局部横截面图。
具体实施例方式
如本文所公开的具有栅应力器的半导体器件有利地提供用于 NMOS金属栅器件的强的、可制造的应力器。对于短沟道器件和长沟 道器件，栅应力器有利地可伸縮至小节距，例如，大约亚微米的节距。 另外，通过将相应的金属栅变薄，应力可以达到甚至更高的水平。此 外，根据本公开的实施例的栅应力器可以有利地与当前张力蚀刻停止 层(ESL)和嵌入式应力器一起使用。根据一个实施例，利用氧化在金 属栅上方区域的结构和方法使NMOS性能提高。例如，金属栅上方的 氧化可以用于对器件的NFET沟道引起大的迁移率提高的应力。另外， 在氧注入期间用注入阻挡层来掩蔽栅接触焊盘，有利地减少对栅接触 焊盘的任何不期望或不利的影响。
根据本公开的实施例的栅应力器提供的NMOS迁移率提高的源的 示例包括以下情形中的一个或多个(i)沟道中的垂直压縮、(ii)沟道 中的横向拉伸以及(iii)沟道中的宽度拉伸。除了 NMOS迁移率提高 之外，这些应力会降低阈值电压(Vt)，降低的阈值电压对于金属栅 器件的性能通常是有利的。
图1是在制造半导体器件的一个阶段期间的半导体器件10的一部 分的局部横截面图，其中，根据本公开的一个实施例，器件10具有金属栅应力器。在半导体器件10的一部分的局部横截面图中包括半导体
层12。在一个实施例中，半导体层12可以包括任何半导体材料或诸如砷化镓、锗化硅、绝缘体上硅(SOI)、硅、单晶硅等和以上材料的组合的材料组合。半导体器件IO还包括一个或多个隔离区14 (在图1中仅示出一个区域)。隔离区14可以包括例如窄沟槽隔离，该窄沟槽隔离限定了期望的有源半导体器件区28 (图2)。利用任何合适的技术来形成隔离区14。
半导体器件IO还包括栅堆叠16和18。在一个实施例中，栅堆叠16和18包括金属栅堆叠，所述金属栅堆叠包括栅电介质20、栅金属22和多晶半导体24。栅电介质20、栅金属22和多晶半导体24的具体组成、厚度和特性都是根据期望的半导体器件应用的给定栅堆叠的需求来选择的，并且因此在本文中没有进一步讨论。在一个实施例中，栅电介质20包括具有密度大约为8g/cmS的氧化锆铪(HfZrOx)，栅金属22包括具有密度大约为14g/cmS的碳化钽(TaC)，并且多晶半导体24包括多晶硅。另外，图1示出由附图标记26示出的栅-隔离间隔或尺寸。栅-隔离间隔表示从栅堆叠的边缘到相邻隔离区域的边缘的距离，如本文中将进一步讨论的。
图2是图1中半导体器件IO的一部分的俯视图。图2示出的是由附图标记28表示的有源器件区的边界。另外，示出相应的栅堆叠16和18的栅接触焊盘30和32。注意的是，栅接触焊盘30和32位于有源区28的边界外部。随后形成的器件接触(未示出)将分别接触到栅接触焊盘30和32的区域中的相应的栅堆叠16或18的一部分。图1的半导体器件10的一部分的横截面图沿着图2的线1-1截取。
图3是在制造半导体器件的另一个阶段期间的图1的半导体器件10的一部分的局部横截面图。图3示出沿着栅堆叠16和18的侧壁形成的侧壁零间隔物34。在一个实施例中，侧壁零间隔物34包括氮化物间隔物，它在随后的加工步骤期间保护了栅堆叠16和18的栅金属和栅电介质。虽然图3示出了作为栅金属和栅电介质的保护侧壁的间隔物，但是间隔物可以只沿着金属栅的侧壁形成，栅电介质的对应部分位于间隔物。侧壁间隔物还可以包括除了氮化物之外或不同于氮化物
的任何合适的材料。另外，保护衬里36形成在该结构上面，其中，在随后的加工步骤期间，保护衬里对下面的层提供了一定的保护水平。在一个实施例中，保护衬里36包括氧化物衬里。此外，图3示出了注入阻挡层38，其中，在随后用于注入应力器物质的注入步骤中，注入阻挡层对下面的层提供了保护(如以下将进一步讨论的)。在一个实施例中，注入阻挡层38包括从包括SiN和TiN的组中选择的至少一个。如图所示，例如，使用形成侧壁间隔物的领域中已知的任何合适的技术，注入阻挡层38形成为大间隔物。在一个实施例中，形成注入阻挡层38，使得注入阻挡层覆盖(i)大于或等于栅节距和(ii)大于或等于栅-隔离间隔26。栅节距被限定为相邻的栅堆叠之间的中心线间隔。
图4是在制造半导体器件的另一个阶段期间图3的半导体器件10的一部分的局部横截面图。具体地，在一个实施例，使用任何合适的蚀刻来加工图3的结构，以暴露每个栅堆叠16和18的多晶半导体24的顶部表面40。蚀刻可以包括例如任何合适的干法蚀刻或湿法蚀刻。另外，如附图标记42所指示的，蚀刻暴露了隔离区14的一部分。在另一个实施例中，没有使用蚀刻来加工图3的结构；然而，加工过程进行到以下在此关于图5所讨论的加工过程。
在暴露多晶半导体24的顶部表面40之后，使用任何合适的掩蔽技术来掩蔽栅接触焊盘区30和32。图5是图4的半导体器件的一部分的俯视图，示出了栅接触焊盘区30和32被掩蔽，其中，所述掩蔽包括形成注入阻挡掩模44。例如，可以使用改善的阱掩模来掩蔽栅接触焊盘区30和32。在随后用于将应力器物质注入到栅堆叠16和18的未被掩蔽部分的注入步骤期间，栅接触焊盘区30和32的掩蔽有利地对栅接触焊盘区30和32提供合适的注入阻挡层(如以下在本文中将进一步讨论的)。如图5所示，有源器件区28的区域上面的栅堆叠16和18的一部分的暴露表面40现在为随后用应力器物质注入的步骤做准备。另外，通过注入阻挡层38来保护有源器件区28的一部分。
图6是在制造半导体器件的注入阶段期间的图4和图5的半导体器件IO的一部分的局部横截面图。在一个实施例中，如以下进一步讨论的，用高剂量氧注入46来加工图6的半导体器件10的一部分。由于栅金属22较高的阻止能力，导致高剂量氧注入停止在栅堆叠16和18的栅金属22上，并且在由附图标记48指示的对应区域内堆积。结果，每个区域48为随后在相应的栅堆叠内的期望位置中形成氧化物来提供条件。此外，注入阻挡层38有利地保护半导体层12的下面区域，其中，注入阻挡层38的特征在于，注入阻止能力足以阻止注入物质达到半导体层12。具体而言，注入阻挡层38防止注入物质到达下面的有源半导体区28 (图5)，同时使得注入物质能够根据需要布置在栅堆叠16和18内。另外，无论已经形成的还是将形成的源/漏区由注入阻挡层38的保护。此外，注入阻挡掩模44有利地保护相应的栅接触焊盘区30和32不被注入物质注入。此外，注入阻挡掩模44还可以为有源器件区28中的半导体层12的不能受注入阻挡层38保护的其他部分提供保护。
根据本公开的实施例，选择包括注入能量和密度的注入条件，使得高剂量氧注入没有造成任何大量的氧拖尾(tailing)进入到被形成的器件的下沟道区中。换言之，选择足够的注入能量，以有效地消除对给定厚度的金属栅的氧拖尾，同时仍然在栅堆叠的多晶硅与金属栅之间的界面处提供足够密度的氧。例如，在多晶硅/包括10nm厚的TaC栅金属的TaC栅堆叠中，注入条件可以包括25 35keV下的1E18的氧注入，同时在多晶硅/TaC界面处提供例如大约大于约lE23cm's的足够的氧密度。
其他注入条件也是可行的。可以使用注入分布宽度/深度条件的范围来提供强的沟道应力和相应的性能提高，例如，Id^t提高，包括解决氧拖尾问题的条件。因此，在此所讨论的栅堆叠的结构和方法还可以单独使用或与注入最优化结合使用，以进一步减少氧拖尾。在一个实施例中，较短的栅堆叠允许使用较低的能量注入，这将会进一步提高氧拖尾的控制。在另一个实施例中，栅堆叠中的较厚金属栅(例如，
TaC)增加了对氧的阻止。在另一实施例中，在多晶半导体沉积之前，高阻止能力的材料可以沉积在金属栅上方的有源区中。在又一个实施例中，在多晶半导体沉积之前氙(Xe)预非晶化注入(PAI)到有源区中以使栅顶部非晶化，会增加阻止能力。
图7是在半导体器件制造中的退火阶段期间的图6中半导体器件10的一部分的局部横截面图。在一个实施例中，利用高温退火来处理半导体器件10的一部分，其中，高温退火在栅堆叠16和18的注入区48 (图6)中形成应力器50。在一个实施例中，多晶半导体24包括从多晶硅、锗化硅和碳化硅中选择的一种，并且应力器50包括使用高温退火由氧注入区48形成的氧化物。另外，高温退火可以包括合适的激光/尖峰退火。在退火阶段之后，使用任何合适的技术来去除注入阻挡层38。例如，可以采用诸如热磷酸蚀刻(用于SiN)或食人鱼(piranha)蚀刻(用于TiN)的合适蚀刻来去除注入阻挡层38。另外，可以在注入阶段之后和退火阶段之前去除注入阻挡层38。
图8是在制造半导体器件的进一步加工期间的图7的半导体器件10的一部分的局部横截面图，根据本发明的一个实施例的半导体器件具有应力器50。进一步的加工包括使用用于形成源/漏区52、侧壁间隔物54、硅化物区56的合适技术来形成源/漏区52、侧壁间隔物54、硅化物区56。注意的是，由于通过注入阻挡掩模44阻止在栅接触焊盘区30和32中进行注入，所以与相应的栅堆叠16和18的栅接触焊盘区30和32上面的硅化物的电接触受到栅堆叠的其他部分中的存在的金属栅应力器的不利影响。
图9是在制造根据另一个实施例的半导体器件期间的图1的半导体器件中的一部分的局部横截面图。具体而言，图9示出沿着栅堆叠
16和18的侧壁形成的侧壁零间隔物34。在一个实施例中，侧壁零间隔物34包括氮化物间隔物，所述氮化物间隔物在随后的加工步骤期间对栅堆叠16和18的栅金属和栅电介质提供保护。另外，在该结构上形成保护衬里36，其中，保护衬里在随后的一个或多个加工步骤中对下面的一层或多层提供一定程度的保护。在一个实施例中，保护衬里36包括氧化物衬里。另外，图9示出注入阻挡层380，其中，注入阻挡层保护下面的一层或多层免受随后用于注入应力器物质的注入步骤(如以下本文将进一步讨论的)的影响。在一个实施例中，注入阻挡层380包括从包括SiN和TiN的组中选择的至少一种。如图所示，例如，使用本领域已知的任何合适的沉积和平坦化技术，通过毯式沉积和回蚀刻来形成注入阻挡层380。在一个实施例中，注入阻挡层380提供注入阻挡范围，该范围包括(i)大于或等于栅节距的范围以及(ii)大于或等于栅-隔离间隔26的范围。如前所述，栅节距被限定为相邻栅堆叠之间的中线间隔。注入阻挡层380的平坦化还可以包括形成表面400。如所示出的，表面400包括衬里36的暴露部分。在另一个实施例中，表面400可以包括栅堆叠16和18的多晶半导体24的顶表面。随后的加工过程如本文以上参照图5至图8所讨论地继续，其中，注入阻挡层380替代注入阻挡层38。
根据本发明的实施例，提供了一种方法，该方法防止氧不期望地进入半导体器件的源/漏区，其中，半导体器件的特征在于具有大的栅-隔离区间隔尺寸。本文所讨论的应力器的实施部分地取决于器件版图。例如，在加工期间可以使用虚置栅，以补偿大的栅-隔离区间隔并且使得到的虚置栅-隔离区间隔最小化，由此容纳相应的间隔物掩蔽。如此以来，在没有这种虚置栅的情况下，宽栅-隔离区间隔器件独自将不适于防止氧进入相应的源/漏区。由于最高性能的逻辑CMOS器件使用接近于最小容许的栅-隔离区间隔，因此根据本发明实施例的方法是非常适用的。在另一个实施例中，该方法适用于使用大栅-隔离区间隔的应用，其中，该方法在氧注入步骤之前包括氮化物沉积，之后是化学机械平坦化。该实施例与使用氮化物间隔物的实施例不同之处在于，氮化物沉积足以覆盖大栅-隔离区间隔，其中，单独使用氮化物间隔物将不足以覆盖给定半导体器件实施的大栅-隔离区间隔。
在一个实施例中，半导体器件沿着所有方向提供正确的应力，以
提高NMOS器件性能，其中，应力包括提供横向拉伸和宽度拉伸以及垂直压縮。对于(100)<110〉的取向，NMOS半导体器件的特征在于，具有响应于横向拉伸和宽度拉伸的短沟道Id^分别大约为1.9和0.2。另夕卜，响应于垂直压縮的NMOS半导体器件短沟道IcUt大约为2.1。另夕卜，对于短沟道器件，单位是每100MPa下I(Ut变化的百分比。
根据一个实施例，结构和方法使用金属栅上方的氧化以对NFET沟道引起大的、迁移率提高的应力。该实施例对NMOS提供强的、可伸縮的、可制造的应力器。另外，应力器是可伸縮的(例如，较薄的金属栅)并且用于较长的沟道器件(例如，为NVM、电源或模拟器件)。此外，实施例可以附加地与传统ESL应力器和eSiC—起使用。
到现在，应该理解的是，提供了在半导体层中或半导体层上方形成半导体器件的方法，该方法包括在半导体层上方形成栅堆叠，该
半导体层包括第一导电层和第一导电层上方的第二层，其中，第一层比第二层更具有导电性并且对注入提供更强的阻止能力；将物质注入到第二层中；在栅堆叠的相对面上的半导体层中形成源/漏区；以及在注入步骤之后加热栅堆叠，以使得栅堆叠将应力施加在栅堆叠下面的区域中的半导体层中。形成栅堆叠的步骤的特征还在于第一导电层包括金属。形成栅堆叠的步骤的特征还在于第二层包括多晶硅。注入步骤的特征还在于物质包括氧。在一个实施例中，加热步骤是在形成源/漏区的步骤之前。在另一个实施例中，加热步骤是在形成源/漏区的步骤之后。在一个实施例中，形成栅堆叠的步骤的特征在于栅堆叠包括在 半导体层与第一导电层之间的并且在源/漏区之间的沟道上方的栅电介 质。形成栅堆叠的步骤的特征还在于栅堆叠位于半导体层的有源区 上方，并且延伸到有源区外部的栅接触焊盘，该方法还包括在注入步 骤期间，掩蔽栅接触焊盘，同时暴露有源区上方的栅堆叠。在又一个 实施例中，加热步骤的特征还在于应力包括拉伸横向应力和压縮垂 直应力。
在另一实施例中，该方法还包括在注入步骤之前，形成围绕栅 堆叠的第一侧壁间隔物；以及在注入步骤之后和形成源/漏区的步骤之 前，去除第一侧壁间隔物。在另外的实施例中，该方法还包括在栅 堆叠上方和周围沉积填充物层；以及在注入步骤之前对填充物层执行 化学机械抛光。另外，注入步骤的特征还在于注入步骤具有使物质
的最大浓度在第一导电层的io纳米的范围内的能量。
在另一个实施例中， 一种在半导体层中和半导体层上方形成半导 体器件的方法包括在半导体层中的沟道区上方形成栅堆叠，其中， 栅堆叠包括半导体层上的栅电介质、栅电介质上方的金属层和金属层 上方的多晶硅层；以及将氧注入到栅堆叠中，使得来自注入的氧的最 大浓度在第二层中，并且在金属层的IO纳米的范围内；在栅堆叠的相 对面上的半导体层中形成源/漏区；以及在注入步骤之后，加热栅堆叠， 以使氧与多晶硅层反应。该方法还包括在注入步骤之前，围绕栅堆 叠形成侧壁间隔物；以及在形成源/漏区的步骤之前，去除侧壁间隔物。 形成栅堆叠的步骤的特征还在于金属层包括钽和碳。在另一个实施 例中，形成栅堆叠的步骤的特征还在于栅堆叠位于半导体层的有源 区上方并且延伸到有源区外部的栅接触焊盘，该方法还包括在注入步 骤期间，掩蔽栅接触焊盘，同时暴露有源区上方的栅堆叠。
在又一个实施例中，半导体器件包括半导体层；栅堆叠，该栅堆叠位于衬底上方，包括第一导电层，该第一导电层位于半导体层 上方；第二层，该第二层位于第一层上方，其中，第一导电层比第二 层更具有导电性并且对注入提供更强的阻止能力；应力器，该应力器 位于在第一导电层的IO纳米的范围内的第二层中；以及源/漏区，该源 ,/漏区位于栅堆叠的相对面上的半导体层中。在一个实施例中，应力器 邻接第一导电层。在另一个实施例中，第一导电层包括金属，第二导 电层包括多晶硅，以及应力器包括氧化物。该应力器产生栅堆叠下方 的半导体层中的沟道区中以及在源/漏区之间的横向拉伸应力。
虽然已经参照具体导电类型或电势极性描述了本发明，但是技术 人员应该理解的是，导电类型和电势极性可以颠倒。
此外，在说明书和权利要求中的术语"前"、"后"、"顶"、 "底"、"上"、"下"等(如果有的话)用于描述性目的，并且不 需要用于描述永久的相对位置。要理解的是，所使用的术语在适当的 环境下是可以互换的，从而本文描述的本发明的实施例例如能够以与 本文所示或者另外所描述的方位不同方位来操作。
因此，要理解的是，本文描述的构造只是示例性的，并且事实上， 可以实施实现相同功能性的许多其他构造。在摘要中，但仍是确定性 意义的，用于实现相同功能性的组件的任何布置是有效"相关的"， 使得期望的功能得以实现。因此，结合起来实现特定功能的本文中的 任何两个组件可以被视作彼此"相关"，使得实现期望的功能，而不 管构造或中间组件如何。同样，如此相关的任何两个组件也可以视为 "可操作地连接"或者"可操作地耦合"到彼此，以实现期望的功能 性。
此外，本领域的技术人员将认识到，上述操作的功能性之间的划 界只是示例性的。多个操作的功能性可以结合成单个操作，和/或单个 操作的功能可以分配在附加的操作中。另外，可替选的实施例可以包括具体操作的多个例子，并且在各种不同的其他实施例中操作的次序 可以变化。
虽然参照具体实施例描述了本发明，但是在不脱离下面权利要求 阐述的本发明范围的情况下，可以进行各种修改和变化。例如，栅电 介质可以包括电介质材料的堆叠，金属栅可以包括金属的堆叠，氧化 物间隔物可以用于取代氮化物间隔物等。因此，说明书和附图将被当 作是示例性的而非限制性的，并且所有这类修改意欲包括在本发明的 范围内。关于具体实施例在本文中描述的任何益处、优点或问题的解 决方法不旨在被理解为是任何或所有权利要求的关键的、所需的或基 本的结构或元件。
本文所使用的术语"连接"不意欲限于直接连接或机械连接。
此外，本文中所使用的表示单数形式的术语"一"或"一个"被 限定为一个或多于一个。另外，在权利要求书中关于诸如"至少一个" 和"一个或多个"的引语的使用不应该被理解为表示即使在相同的 权利要求包括引语"一个或多个"或者"至少一个"以及不定冠词时， 引入由不定冠词修饰的另一权利要求元素也将包含这种引入的权利要 求元素的任何特定权利要求限制到仅包含一个这种元素的发明中。对 于使用定冠词也是这样的。
除非另有说明，否则诸如"第一"和"第二"的术语用于由这种 术语所描述的元件之间的任意区分。因此，这些术语不必旨在表示这 种元件的时间或其他优先次序。
权利要求
1.一种在半导体层中和半导体层上方形成半导体器件的方法，包括在所述半导体层上方形成栅堆叠，所述半导体层包括第一导电层和所述第一导电层上方的第二层，其中，所述第一导电层比所述第二层更具有导电性并且对注入提供更强的阻止能力；将物质注入到所述第二层中；在所述栅堆叠的相对面上的所述半导体层中，形成源/漏区；以及在所述注入步骤之后加热所述栅堆叠，以使所述栅堆叠将应力施加在所述栅堆叠下方的区域中的所述半导体层中。
2. 根据权利要求l所述的方法，其中，形成所述栅堆叠的步骤的 特征还在于，所述第一导电层包括金属。
3. 根据权利要求2所述的方法，其中，形成所述栅堆叠的步骤的 特征还在于，所述第二层包括多晶硅。
4. 根据权利要求3所述的方法，其中，所述注入步骤的特征还在 于，所述物质包括氧。
5. 根据权利要求4所述的方法，其中，所述加热步骤是在形成所 述源/漏区的步骤之前。
6. 根据权利要求4所述的方法，其中，所述加热步骤是在形成所 述源/漏区的步骤之后。
7. 根据权利要求l所述的方法，其中，形成所述栅堆叠的步骤的 特征还在于，所述栅堆叠包括栅电介质，所述栅电介质在所述半导体 层与所述第一导电层之间以及在所述源/漏区之间的沟道上方。
8. 根据权利要求i所述的方法，其中，形成所述栅堆叠的步骤的 特征还在于，所述栅堆叠位于所述半导体层的有源区上方并且延伸到 所述有源区外部的栅接触焊盘，并且还包括在所述注入步骤期间， 掩蔽所述栅接触焊盘，同时暴露所述有源区上方的所述栅堆叠。
9. 根据权利要求l所述的方法，其中，所述加热步骤的特征还在 于所述应力还包括拉伸的横向应力和压縮的垂直应力。
10. 根据权利要求1所述的方法，还包括在所述注入步骤之前，围绕所述栅堆叠形成第一侧壁间隔物；以及在所述注入步骤之后并且在所述形成源/漏区的步骤之前，去除所 述第一侧壁间隔物。
11. 根据权利要求l所述的方法，还包括在所述栅堆叠上方和所述栅堆叠周围，沉积填充物层；以及 在所述注入步骤之前，对所述填充物层执行化学机械抛光。
12. 根据权利要求1所述的方法，其中，所述注入步骤的特征还 在于，所述注入步骤具有使所述物质的最大浓度在所述第一导电层的 IO纳米内的能量。
13. —种在半导体层中和半导体层上方形成半导体器件的方法，包括在所述半导体层中的沟道区上方形成栅堆叠，其中所述栅堆叠包 括，所述半导体层上的栅电介质、所述栅电介质上方的金属层和所述 金属层上方的多晶硅层；以及将氧注入到所述栅堆叠中，使得来自所述注入的所述氧的最大浓 度在所述第二层中，并且在所述金属层的IO纳米内；在所述栅堆叠的相对面上的所述半导体层中形成源/漏区；以及 在所述注入步骤之后加热所述栅堆叠，以使所述氧与所述多晶硅 层反应。
14. 根据权利要求13所述的方法，还包括在所述注入步骤之前，围绕所述栅堆叠形成侧壁间隔物；以及 在形成所述源/漏区的步骤之前，去除所述侧壁间隔物。
15. 根据权利要求14所述的方法，其中，形成所述栅堆叠的步骤 的特征还在于，所述金属层包括钽和碳。
16. 根据权利要求13所述的方法，其中，形成所述栅堆叠的步骤 的特征还在于，所述栅堆叠位于所述衬底层的有源区上方并且延伸到 所述有源区外部的栅接触焊盘，并且还包括，在所述注入步骤期间， 掩蔽所述栅接触焊盘，同时暴露所述有源区上方的所述栅堆叠。
17. —种半导体器件，包括 半导体层；栅堆叠，位于衬底上方，包括第一导电层，位于所述半导体层上方； 第二层，位于所述第一层上方，其中所述第一层比所述第二层更 具有导电性并且对注入提供更强的阻止能力；应力器，位于所述第一导电层的IO纳米内的所述第二层中；以及 源/漏区，在所述栅堆叠的相对面上的半导体层中。
18. 根据权利要求17所述的半导体器件，其中，所述应力器邻接 所述第一导电层。
19. 根据权利要求17所述的半导体器件，其中，所述第一导电层 包括金属，所述第二层包括多晶硅，并且所述应力器包括氧化物。
20.根据权利要求17所述的半导体器件，其中，所述应力器产生 在所述栅堆叠下方的所述半导体层中的沟道区中以及在所述源/漏区之 间的横向拉伸应力。
全文摘要
半导体器件(10)形成在半导体层(12)中。栅堆叠(16，18)形成在半导体层上方，并且包括第一导电层(22)和在该第一层上方的第二层(24)。第一层比第二层更具有导电性并且对注入提供更强的阻止能力。将物质(46)注入到第二层中。源/漏区(52)形成在栅堆叠的相对面上的半导体层中。在注入步骤之后加热栅堆叠，以使栅堆叠将应力施加在栅堆叠下方的区域中的半导体层中。
文档编号H01L21/28GK101681821SQ200880018202
公开日2010年3月24日 申请日期2008年5月19日 优先权日2007年5月31日
发明者克斯坦丁·V·罗伊克, 布赖恩·A·温斯特德, 翁-耶·希恩 申请人:飞思卡尔半导体公司