芯片电容器的制作方法

专利名称：芯片电容器的制作方法
技术领域：
本发明是关于半导体制程，更特别是关于半导体芯片电容器及其制造方法。
背景技术：
习知的集成电路使用电容器作为许多目的，例如数具储存、低通、高通与带通信号 过滤，以及电源轨去耦。有些型式的电容器被制造成设计为外部连接至半导体芯片的分离 组件。典型的半导体芯片封装基材电容器是分离类型的例子。其它型式的半导体芯片电容 器是直接建构在半导体芯片中。相较于芯片外(off-chip)类型，这些芯片上的电容器倾向 于更小且因而更受到装置规模压力的限制。一种习知电容器设计包含具有数阶层导体板的堆叠。在一阶层中的两板包含交织 的传导条状物，成为组成齿对齿啮合在一起的一对发梳结构。所述交织的条状物为平整的 矩形结构。几乎所有电容器型式的电容是媒体的介电常数的函数，所述媒体分隔电容器板、 电容器板的重迭区域以及电容器板间的间隔。对于上述梳状电容器，总电容室内部板电容 与称为边缘电容的另一形式电容的加总。所述内部板电容与边缘电容皆与板重迭区域成比 例。然而，两种电容型式的重迭区域通常是在两不同但成正交的平面中。半导体芯片制造中装置尺度化几乎是目前集成电路设计者的目标。随着蚀刻制程 的关键尺寸持续下降，除了晶体管、电阻器与导线之外的装置亦必须缩小。对于芯片上电容 器而言，装置尺度化具有挑战性。目标是当缩小个别电容器尺寸的同时，至少维持总可用芯 片上电容的可接受程度。可使用较佳的电介质，但会产生材料与制造成本。可降低板间隔， 但是会具有介电崩溃的更高风险。习知用于改善解耦的技术涉及在芯片上提供更多的未处理电容(raw capacitance)。然而，此技术严重受限于封装密度需求的限制或是造成芯片尺存增加。本发明是关于克服部分的上述挑战。

发明内容
根据本发明的一态样，提供一种制造方法，包含形成第一电容器板，其具有至少两 个非线性条状物，以及形成第二电容器板，其具有位在所述第一电容器板的至少两个非线 条状物之间的非线性条状物。提供电介质，位在所述第二电容器板的非线性条状物与所述 第一电容器板的至少两个非线性条状物之间。根据本发明的另一态样，提供一种制造方法，其包含形成具有第一多个堆叠导体 结构的第一电容器板，以及形成具有第二多个堆叠导体结构的第二电容器板，所述第二多 个导体结构与所述第一多个导体结构位置相邻。在所述第一与第二多个导体结构之间形成 电介质介电质。根据本发明的另一态样，提供一种制造方法，其包含提供半导体芯片以及在半导 体芯片中形成第一电容器板，其中所述第一电容器板具有第一开口。在所述第一电容器板
4的第一开口中形成电容器电介质。所述电容器电介质具有第二开口。在所述电容器电介质 的第二开口中形成第二电容器板。根据本发明的另一态样，提供一设备，其包含具有至少两个非线性条状物的第一 电容器板以及第二电容器板，其具有位在所述第一电容器板的至少两个非线性条状物之间 的非线性条状物。电介质位于所述第二电容器板的非线性条状物与所述第一电容器板的至 少两个条状物之间。根据本发明的另一态样，提供一设备，其包含具有第一多个堆叠导体结构的第一 电容器板，以及具有第二堆叠导体结构的第二电容器板，所述第二复数导体结构与所述第 一导体结构位置相邻。电介质位在所述第一与第二多个导体结构之间。


通过以下详细说明及参考附图之后，更能了解本发明的上述及其它优点。图1说明习知梳状型式的多重板电容器。图2为图1中2-2部分的切面图。图3为多重板电容器的实施例。图4为图3中4-4部分的切面图。图5为如同图4的切面图，但为另一电容器的实施例。图6为如同图5的切面图，但为另一电容器的实施例。图7是说明另一实施例的电容器。图8为图7中8-8部分的切面图。图9是说明另一实施例的电容器，其合并套迭板。图10是说明一半导体芯片的实施例，其使用上述任何一种电容器。
具体实施例方式以下所描述的附图，相同组件不只出现在一附图中，所以组件符号会重复。现在请 参阅附图，特别是请参阅图1，显示习知的梳状型式多重板电容器10。位在电容器10顶部的 电极15包含延长的条状物30，它是套迭在电极25内，特别是两个条状物30与35。电介质 材料40是插在条状物20、30与35之间。连续的对板45与50以及55与60堆叠在电极对 15与25之下。电容器电介质40不仅分离电极15与25，也分离堆叠中的不同电极，亦即电 极15与25以及接着较低的电极对45与50等。电极15与25具有厚度&。电极对15及 25与接着较低的电及对35与45具有垂直间隔X2。电容器10具有整体长度L、宽度W以及 厚度D。现在通过参阅图2，可了解习知电容器10的其它详细细节。图2是图1中2-2部 分的切面图。请参阅图2，重要的是注意图1中2-2部分通过电极对15与25以及位在电 极15与25之间部分的电容器电介质40。以此为背景，请参阅图2。结合电极15与25的
边缘电容CFringel5—25为
P. j^ovetiaplS_-25^Fringel5—25 = ^O ~~y方程式 1
11 S——7S
其中k是介电材料40的介电常数，ε C1为电容率常数(permittivityconstant)约 为8. 85x10-12C2/N · m2，其中C为库伦、N为牛顿，以及m为米，A。veriapl5__25为电极15与25间 重迭的面积，以及Υ15_25为电极15与25之间的间隔。为了将电极15与25之间的重迭面积 Aoverlapl5_25表现得更详细，图2标示电极25上的点A、B、C、D、E与F。电极15与25之间的 重迭面积A。VCTlapl5__25为线段AB、BC、⑶、DE与EF的加总乘以图1所示的厚度X1或是AoverIapI 5--25两电极例如电极25与45的内部板电容C25_45是与电极25面积A25除以电极25与 接着较低电极45间的间隔X2成比例。为了描述电极25的面积A25，图2中更定义点G与H。 因此，电极25的面积A25由线段所AB、BC、⑶、DE、EF、FG, GH以及HA界定。图1与图2中 描述的习知梳状型式电容器10的明显特征为条状物例如电极15的条状物20以及电极25 的条状物30与35为线性的。请参阅图3，可理解一实施例的电容器65用于促进电容但不会实质应加电容器所 需的面积。电容器65可被使用为芯片上(on-chip)，亦即作为半导体芯片的整体组件或是 作为个别装置可耦合至另一电子装置，例如印刷电路板或是其它装置。范例的电容器65可 包含堆堆叠栈的电极对70与75、80与85以及90与95。电极对70与75以及其它电极对 80与85以及90与95为梳状，其中电极70可包含条状物100套迭在电极75的条状物105 与110中。电容器电介质115插在电极70与75之间，以及在后续电容器65中电极对80 与85以及90与95之间。电容器电介质115不仅分隔电极70与75，也分隔堆叠中的不同 电极，亦即电极80与85以及接着较低电极对90与95等。电容器电介质115可为单一结 构或是油多个绝缘层组成。电极70与75具有厚度X3。电极对70与75与接着较低电极对 80与85的垂直间隔为X4。不同于图1与图2所描述的习知梳状电容器，此实施例中电容 器65的电极具有非线性条状物，例如条状物100、105与110。相较于习知使用线性条状物 的梳状型式电容器，非线性条状物100、105与110提供整体电容器尺寸更大的重迭面积以 及更大的边缘电容。假设此说明目的为电容器65与图1及图2所描述的电容器10具有相 同的整体长度L、宽度W以及厚度D。关于电容器65的其它详细说明，请参阅图4，它是图3中4-4部分的切面图。应记 得图1的4-4部分通过电极对70与75以及与电极70与75同在部分的电容器电介质115。 请参阅图4。如上所述，电极75的条状物105与110以及电极70的条状物100为非线性。 相较于线性连结的条状物，在此实施例中，条状物105、110与115具有大致弧状，提供电容 更大的重迭面积。电极70与75的边缘电容CFHnge7(1__75为 其中k是介电材料115的介电常数，ε。为电容率常数(permittivityconstant) 约为8. 85x10-12C7N · m2，其中C为库伦、N为牛顿，以及m为米，A。VCTlap7(1_75为电极70与75 间重迭的面积，以及YTO--75为电极70与75之间的间隔。为了将电极70与75之间的重迭面 积A。VCTlap7。-75表现得更详细，图4标示电极75上的点A，、B，、C，、D，、E，与F，。电极70与 75之间的重迭面积A。VCTlapTO__75为线段A’ B’、点B’和C’之间的弧形SB，C，、线段C’ D’、点D’与E’之间的弧形SD，E，与线段Ε’ F’的加总乘以图3所示的厚度X3或是Aover!ap7Q,.15 (ΣΙΙ\SΒ·C,CD',SD'E',W'lXy)方程式 4条状物100、105与110为非线性且具有比习知线性型式条状物更长的边缘，这个 事实意指边缘电容目的的重迭面积大于相对整体尺寸的线性型式梳状电容器。当然，内部 板电容(inter plate capacitance)亦即例如板75与85之间的电容是板75的面积乘以 ε ε。且除以板75与85之间的间隔Χ4。板75的面积是由上述线段A’ B’、点B’和C’之间 的弧形SB，C，、线段C’ D’、点D’与E’之间的弧形SD，E，与线段E’ F，所围绕的面积，再加上由 点F’至G’、自点G’至H’以及自点H’至A’所围绕的面积。大致与习知电容器具有相同体 积LxWxD，电容器可提供较高的总电容。所以，若是电容器65的尺寸必须被尺寸化，如同半 导体制程尺寸化至更小的节点，即使是在更小的几合上仍可保留电容的可用程度。图5描述另一实施例的电容器165，它是使用非线性连结条状物。在这个实施例 中，范例的电容器165是以切面图表示，如同图4所描述的切面图。此处，描述的两电极170 与175具有个别连结的条状物200、205与210，它们通过电容器电介质215而电性绝缘。如 先前揭露的实施例，相较于习知线性条状物电容器，电极170与175具有非线性条状物200、 205与210，提供电容目的更大有效的重迭面积。在此实施例中，条状物200、205与210具 有波状。图6是描述另一实施例的切面图。此处，如同图4与图5，电容器265是以切面图 表示。电容器265包含电极270与电极275。电极270包含一套条状物305与310交织电 极275的对应套条状物315、320与325，但通过电容器电介质330而分隔。条状物305、310、 315,320与314几何上为非线性。相较于习知线性型式电极条状物，在此实施例中，一条状 物，例如条状物315，具有结合弧状与阶梯状几何，其再次提供更大的重迭面积作为边缘电 容目的。由于目前蚀刻制程与网线(reticles)倾向于使用结合多角形状建立不同的电路 特征，所以相较于单纯的弧状，阶梯几何更为直接蚀刻图案化。应了解一电极的条状物数目 可为一或更多，且事实上取决于设计者而成为任何数目。事实上此次所揭露的实施例，一电 极可使用一或多个条状物。亦应了解的是此处所揭露使用非线性条状物的电容器视需要可 包含一或多个板阶层。请参阅图7，显示另一实施例的电容器365，包含多个板370、375、380、385、390、 395、400、405、410、415、420以及425，它们通过电介质430而彼此电性隔离。电介质430可 为个别结构，其中电容器365本身可为某个别结构，外部使用于某个其它电子装置，例如集 成电路。视需要地，电介质430可为某较大介电层的部分，例如可使用于半导体芯片中。由 于介电材料430的存在，图7只见板370的小部分。因此，自电容器爆炸呈现板410，以说 明板 370、375、380、385、390、395、400、405、410、415、420 以及 425 的范例结构。板 410 可包 含一或多个，在此例为四个，导体结构435、440、445与450，其通过其它三个导体结构455、 460与465而互连。板410与相邻板，例如板415，之间的边缘电容CFringe410—415是板410与 415 重迭面积 A。veriap41Q_415 的函数。板 410 与 415 重迭面积 A。veriap41(1__415 是表面 M、N、0、P、Q、 R与T的结合面积。若是导体结构435、440、445与450实质相同，导体结构455、460与465 实质相同，以及表面M与N的尺寸为wM、dM、wN、dN，则重迭面积简化为A。verlap410—415 = (4wMdM) + (3wNdN)
方程式5请参阅图8可了解关于电容器与板370等的其它细节，图8是图7中8-8部分的 切面图。注意图7中8-8部分的位置，板410、415、420与425出现在部分中。在此背景之 下，请参阅图8。如上所示，电极410可包含导体结构435、440、445与450，它们通过导体结 构455、460与465而交连。板415同样可由连续垂直定位的导体结构467、470、475与480 组成，它们是通过三个导体结构485、490与495而互连。其它板420与425可同样建构，虽 然其个别组件并未分别标示。注意导体结构435与467之间的间隔X5以及导体结构455 与485之间的间隔X6。若是导体结构435、440、445与450的尺寸接近导体结构455、460与 470，则间隔X5与X6数学上可视为相同，且板410与415之间的间隔可视为X5。两相邻板，例如板410与415，的边缘电容为
^, ^overlap4\0--415Cfringe410415 = ksQ-JT-方程式 6以及A。VCTlap41Q__415可取自上述方程式以产生
广_uc (^Md M)+OwNdNCFringe4\0—4\5 “权0 ~“ ^方程式 7通过提供数量至板370、375、380、385、390、395、400、405、410、415、420 与 425 的数 组，其中不同的板彼此重迭以促进整体电容，例如板370和板375与板390具有边缘电容， 可在相对小的体积中提供显著量的电容，这对于芯片上电容器应用特别有用。如上所述，电容器电介质430可为单一结构，或是如图8所示，可包含多个绝缘材 料层500、505、510与515。对于想要将电容器365的制造放入现存的半导体芯片蚀刻制程 流程中，这种配置是有用的。例如，半导体芯片中常使用层间(interlevel)介电层，可沿着 不同的层间介电层制造不同的介电层500、505、510与515。同样也可应用于制造板410与 415的多重导体435、440、445与450以及465、470、475与480，例如可使用与形成半导体芯 片其它结构相同的蚀刻步骤与材料沉积以及移除步骤，从而形成那些导体。同样地，导体结 构455、460与465可制造成为通孔，用以建例垂直放置的导体层之间的垂直交连。板370、375、380、385、390、395、400、405、410、415、420 与 425 的数目与配置以及建 构都可以变化。例如，板 370、375、380、385、390、395、400、405、410、415、420 与 425 的组件 可以是箱状结构。然而，也可使用除了矩形之外的结构。再者，两板不需要结构相同。对于此处所揭露的任何实施例，可自不同的传导材料形成电极或板，例如铜、铝、 金、钯、银、钼、P型或η型掺杂多晶硅、其组合或相似物。可使用不同的制造技术，例如电镀、 网板制程、物理蒸气沉积、化学蒸气沉积或相似制程。可变化板厚度以符合设计需要。在一 实施例中，板厚度可约为0. 3至0. 8微米。电容器介电材料可为例如硅氧化物、硅氮化物、 不同的高K电介质、四乙基正硅酸盐、硼磷硅玻璃、聚合物材料或相似物。可使用不同的制 造技术，例如旋转涂布、化学蒸气沉积、热氧化或相似制程。可变化电容器电介质厚度以符 合设计需要。在一实施例中，电容器电介质厚度可约为0. 3至0. 8微米。参阅图9，可了解另一实施例的电容器565。电容器565可包含两个套迭电容器 570与575，其自电容器565爆炸显示。电容器570是套迭构造，其可包含实心矩形延长电容器板580，其是套迭在矩形壳电容器电介质585的开口中。电容器电介质轮流套迭在矩形 壳电容器板590的开口 587中。电容器575可建构为实心圆筒板595套迭在圆筒壳电容器 电介质600中。电容器电介质600轮流套迭在圆筒壳板605中。熟知此技艺的人士知道可 将超过两板套迭在一起，以制成电容器570、575等。再者，可使用除了矩形或筒状之外的形 状。视需要地，一板可被建构为图7与图8所示的多重导体配置型式。当只有两个电容器 575与570形成整体电容器565，应了解形成整体电容器565的电容器数目可变化。此外， 可垂直堆叠多个重复的电容器570及/或电容器575。如本案其它实施例所述，电容器570 与575的组件可由相同材料形成并使用相同制程。本案所揭露的任何实施例可使用在不同的组合中。在这部分，图10描述了半导体 芯片10的爆炸图，半导体芯片10可为任何不同型式的电子电路装置，例如微处理器、制图 处理器、应用特定集成电路、记忆装置或相似物，并且可以为单一或是多核心。本案所揭露 的任何电容器可合并或耦合至半导体芯片520中。例如四个电容器65、265、365与565可 耦合至或是合并入半导体芯片610。半导体芯片610可连接至计算装置615，其可以是例如 数字电视、手持行动装置、个人计算机、服务器、记忆装置、扩充卡例如绘图卡，或是使用半 导体的任何计算装置。本案可进行不同的修饰与其它形式，但附图已说明特定实施例且说明书已进行详 细描述。然而，应了解本发明不受限于所揭露的特定型式。再者，本发明涵盖权利要求书精 神与范围中所定义的所有修饰、均等物与替代物。除了提供本发明上述实施例中电容器的装置硬件实施之外，这些装置也可以设于 所置放的软件中，例如在计算器可使用的(例如可读取的)媒体用以储存软件(例如计算 器可读取的程序代码)。所述程序代码使得本发明的实施例得以实施，包含下列实施例 (i)本案所揭露的设备与方法(例如用于提供电容的系统与方法)的功能；(ii)本案所揭 露的系统的制造与方法(例如可提供电容器结构的装置的制造)；或(iii)结合本案所揭 露的功能与系统的制造及方法。例如，这可通过使用一般的编程语言(例如C或是C++)、包含Verilog、 Verilog-A.HD 、VHDL、Altera HDL(AHDL)等的硬件描述语言(HDL)或是其它编程及/或 简图撷取工具(例如电路撷取工具)而完成。所述编程码可位于任何已知的包含半导体、 磁盘、光盘(例如⑶-R0M、DVD-R0M)的计算器可使用的媒体，以及计算器可使用的(例如可 读取的)传输媒体(例如载体波或是包含数字、光学或模拟基础的媒体)中所实施的计算 器数据信号。因此，编码可在包含网络与因特网的通讯网上传输。通过上述系统与技术所 完成的功能及/或所提供的结构可呈现在编码(例如媒体处理码)中，其在编程码中实施， 且可被转形至硬件而作为集成电路产物的一部分。
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权利要求
一种制造方法，该方法包括形成具有至少两个非线性条状物的第一电容器板；形成具有非线性条状物的第二电容器板，所述第二电容器板的非线性条状物位于所述第一电容器板的至少两个非线性条状物之间；以及在所述第二电容器板的非线性条状物与所述第一电容器板的至少两个非线性条状物之间，提供电介质。
2.根据权利要求1所述的方法，其中形成所述第一与第二电容器板包括将述第一电容 器板的至少两个非线性条状物与所述第二电容器板的非线性条状物的每一非线性条状物 形成弧状。
3.根据权利要求1所述的方法，其中形成所述第一与第二电容器板包括将述第一电容 器板的至少两个非线性条状物与所述第二电容器板的非线性条状物的每一非线性条状物 形成结合弧状与阶梯状的形状。
4.根据权利要求1所述的方法，其中形成所述第一与第二电容器板包括将述第一电容 器板的至少两个非线性条状物与所述第二电容器板的非线性条状物的每一非线性条状物 形成波状。
5.根据权利要求1所述的方法，包括耦合半导体芯片至所述第一与第二电容器板。
6.根据权利要求5所述的方法，其中所述第一与第二板包括第一对板，该方法包含在 所述半导体芯片上形成第二对电容器板，所述第二对板的第一板包含至少两个非线性条状 物，以及所述第二对板的第二板包含在所述第二对板的第二板的至少两个非线性条状物之 间的非线性条状物，以及分隔所述第一与第二对板的电介质。
7.根据权利要求1所述的方法，其中通过合成硬件描述语言指令执行该方法。
8.—种制造方法，该方法包括形成具有第一多个堆叠导体结构的第一电容器板；形成具有第二多个堆叠导体结构的第二电容器板，所述第二多个堆叠导体结构与所述 第一多个导体结构位置相邻；以及在所述第一与第二多个导体结构之间，形成电介质。
9.根据权利要求7所述的方法，其中形成电介质包括形成多个堆叠绝缘材料层。
10.根据权利要求7所述的方法，包括耦合半导体芯片至所述第一与第二电容器板，形 成第一电容器板包括形成通过至少一通孔互连的至少两个导体，以及形成第二电容器板包 括形成通过至少一通孔互连的至少两个导体。
11.根据权利要求8所述的方法，其中通过合成硬件描述语言指令执行该方法。
12.一种制造方法，该方法包括提供半导体芯片；在所述半导体芯片中形成第一电容器板，所述第一电容器板具有第一开口 ；在所述第一电容器板的第一开口中形成电容器电介质，所述电容器电介质具有第二开 口 ；以及在所述电容器电介质的第二开口中形成第二电容器板。
13.根据权利要求12所述的方法，其中形成第一电容器板包括形成第一壳，以及形成 电容器电介质包括形成第二壳。
14.根据权利要求12所述的方法，其中通过合成硬件描述语言指令执行该方法。
15.根据权利要求14所述的方法，其中形成第一与第二壳包括形成第一与第二矩形tJXi O
16.一种设备，包括具有至少两个非线性条状物的第一电容器板；具有位于所述第一电容器板的至少两个非线性条状物之间的非线性条状物的第二电 容器板；以及位于所述第二电容器板的非线性条状物与所述第一电容器板的至少两个条状物之间 的电介质。
17.根据权利要求16所述的设备，其中所述第一与第二导体板的所述非线性条状物具 有弧形。
18.根据权利要求16所述的设备，其中所述第一与第二导体板的所述非线性条状物具 有结合弧状与阶梯状的形状。
19.根据权利要求16所述的设备，其中所述第一与第二导体板的所述非线性条状物具 有波状。
20.根据权利要求16所述的设备，包括耦合至所述第一与第二电容器板的半导体芯 片。
21.根据权利要求20所述的设备，其中所述半导体芯片耦合至计算装置。
22.—种设备，包括具有第一多个堆叠导体结构的第一电容器板；具有第二多个堆叠导体结构的第二电容器板，所述第二多个堆叠导体结构与所述第一 多个堆叠导体结构位置相邻；以及位于所述第一与第二多个导体结构之间的电介质。
23.根据权利要求22所述的设备，其中所述电介质包括多个堆叠绝缘材料层。
24.根据权利要求22所述的设备，包括耦合至所述第一与第二电容器板的半导体芯 片，所述第一多个导体结构包括通过至少一通孔互连的至少两个导体，以及所述第二多个 导体结构包括通过至少一通孔互连的至少两个导体。
25.根据权利要求24所述的设备，其中所述半导体芯片耦合至计算装置。
全文摘要
本发明揭露用于集成电路与其它装置的不同电容器及其制造方法。在一方面，所提供的制造方法包含形成具有至少两个非线性条状物的第一电容器板，以及形成具有非线性条状物的第二电容器板，第二电容器板的非线性条状物位于第一电容器板的至少两个非线性电形容器板之间。在第二电容器板的非线性条状物与第一电容器板的至少至少两个二非线性条状物之间，提供电介质。
文档编号H01L27/00GK101919013SQ200880117685
公开日2010年12月15日 申请日期2008年11月7日 优先权日2007年11月26日
发明者G·唐金, K·奥, O·德拉普金 申请人:Ati技术无限责任公司