半导体器件的制作方法

专利名称：半导体器件的制作方法
半导 件
本申请是下述申请的分案申请 发明名称"半导体器件" 申请日2000年4月29日 申请号00118811.9
本发明涉及半导体器件，特别涉及配有静态随机存取存储器(以下记为
'SRAM，)的半导 件。
近年来，为了 带装置中可以尽默,电池进行长时间使用，使携带装 置中駄的半导條件节省能量和低电压化日益变得重要。与此相伴，对低消
耗功率并且可低电压工作的SRAM的需要不断扩大。
为了与这种要 应，作为SRAM的存储器单元，^ffiCMOS型存储器 单元0 CMOS型存储器单元由四个ii沟道型MOS晶，和两个p沟道型MOS 晶体管构成。
—般来说，在SRAM存储器单元中，1^两个存取晶体管和两个驱动晶 体管。在CMOS型存储器单元的情况下，除了这些晶体管以外，作为负i^: 件，还〗顿两个负载晶体管。
因此，^顿


以往的CMOS型存储器单元o参照图19,在硅衬底 的表面上，形成由场隔离膜103分隔的元件形成区域120a、 120b、 120c、 120d。 在元件形成区域120a中，形，取晶体管T1、驱动晶体管T3。
^ii件形成区域120b中，形自取晶体管T2、驱动晶体管T4。在元件 形成区域120c中，形成负载晶体管T5。在元件形成区域120d中，形成负载晶 体管T6。
形成可横过元件形成区域120a、 120b的栅电极104co财卜，形成可横过 元件形成区域120a、 120c的栅电极104a。形成可横过元件形成区域120b、 120d 的栅电极104b。形成露出元件形成区域120a表面的,孔112a、 112b、 112c。
形成露出元件形成区域120b表面的接触孔112d、 112e、 112f。形成露出 元件形成区域120c表面的^te孔112g、 112h。形成露出元件形成区域120d表 面的,孔112i、 112j。
此外，形臓出n阱120b表面6^J^孔112k、 U2m。再有，栅电极104a 是相邻的其它存储器单元的栅电极。在一个SRAM中，在硅衬底±^成多个 这样的存储器单元。
4下面，鹏图19戶标的咅腼线XX-XX说明，機器单元的制造方法 的一例。参照图20,在硅衬底101的预定区域中形成p阱102a。在该p阱102a 的表面上，^A栅极绝缘膜105，以栅极上层绝缘膜106a、 106b作为掩模，分 别形自电极104a、 104d。
以该栅电极104a、 104d和栅&h层^^膜106a、 106b作为掩模，通过注 入例如磷等杂质，分别形成n漏区109a和ir源区109b。
接着，参照图21,例如按照CVD方法形自化M (图中未示出〉，以 便MM栅电极104a、 104d和栅&J:层纟fe^膜106a、 106b。 3!3W该氧化硅膜 实施各向异14^蚀，在栅电极104a的两侧面上形成侧壁纟"g^膜107a。此外， 在栅电极104d的两侧面上分另鹏成侧壁绝缘膜107b。
以该侧壁绝缘膜107a、 107b和栅极上层绝缘膜106a、 106b作为掩模，通 过注入n型杂质，分别形成n，区110a、 ^源区llOb。
接着，参照图22,为了^M侧壁乡繊膜107a、 107b和栅^±层绝缘膜106a、 106b，在硅衬底101上按照CVD ^法形成由氧化赚构成的层间^^膜111。 在i^间绝缘膜lll上形成预定的抗蚀剂图形(图中未示出)。
以该抗嫩IJ图形作为掩模，iim层间绝缘膜lll 各向异'( 蚀，形 ^M出^漏区110a表面的,孔U2b。船卜，形成露出n+源区110b表面的接 触孔112c。
接着，参照图23,例如按照ait方法形成由钛膜和氮化钛膜构成的阻挡 层金属113，以便驗^M孔112a、 112c的侧面、底面和层间乡€^膜111的上 表面。在该阻挡层金属113上，例如按照CVD方法形成锦膜(图中未示出)。
在该鸽fc形^t蚀剂图形(图中未示出)。以该抗蚀剂图形作为掩模， iliW鹆膜和阻挡层金属膜113鄉各向异性腐蚀，形鹏线层114a、 U4b、 114c。禾拥以上工艺，誠SRAM存储群元的主要部分。
在J^ SRAM的存储器单元中，对于一个存储器单元来说，必须形^A 个MOS晶体管。因此，作为负麵件，如果与不細晶條的例如其它高阻 抗型的存储器单元的情敲目比，那么存储器单元的占有面积变大。
fs对于M晶体管来说，还必须分别设置与晶体管电 的^4孔。 其结果，半导体芯片的尺寸就会变大。
因此，为了消総样的问题，如果采用例如使麵孔更SiS栅电极，縮小元件形成区域的对策，那么存在以下戶际的问题。
首先，在使，子,栅电极的情况下，例》成图22所示的工艺中形成 織虫 Lll2c时，往往露出栅电极104a。因此，機孔112c中iiA的钨和栅电 极104a就会短路。
jtW卜，如果缩小元件形成区域，那么例如在图22所示的工艺中，在形成 ^M孔U2b时，场隔离膜103往往 鹏蚀。因此，来自^M孔112b中形 成的l^i入场隔离膜i03的il^腐蚀部分，电赢就会向p阱漏泄。
因此，不能容易亂缩小存储器单元的占有面积，不肖继一織小芯片尺寸。
本发明，决J^问题的发明，目的在于获得可以进行期望工作并皿一 步缩小芯片尺寸的半导 件。
本发明第一方案的半导條件包括第一导电型区域、元件形成区域、半导 体元件、,膜和第一 孔。第一导电型区，成在半导術寸底的主表面上。 元件形成区縱半导術摘的主表面上由元件隔离绝缘膜分隔，形成在第一导 电型区域的表面上。半导体元件形鹏元件形成区域中。绝缘膜按可覆盖半导 体元件那样形鹏半导術寸底上。第一接触子L^鹏绝-娜中，露出元件形成 区域的表面。该半导体元#^电极部分、第二导电型的一,一杂质区OT第 二导电型的第二杂质区域。电极部分按可横过元件形成区鄉P样来形成。第二 导电型的一对第一杂质区 入电极部分分别形 元件形成区域的一恻和另 "fj。第二导电型的第二杂质区,成在第一杂貭区域内的至少一个区域中， 以便包括第一,孔的,部分，并有比第一杂质浓度高的第二杂质浓度。在 绝缘膜和半导体元件之间，形成与绝缘鹏蚀特性不同的腐蚀[51 ,以便覆 盖与电极两侧面直接连接的电极部分。第一^孔按与电极部分平面重^卩样 来配置。再有，如 行平面重叠，那么对于半导，件的布局图形来说，就 称为进行重叠。以下相同。.
按照这种半导，件，即，一,孔CT在与电极部^F面fiS的位置
上，由于禾佣与电极部洲腼直驗接的腐蚀pfiiM覆盖电极部分，所以通过
形,一接触孔时的腐蚀电极部分的表面未露出，而元件形成区域的表面自对
iW出。因此，电极部分和第一,孔中纵的布线材料不会短路。其结果， 可获得具有更加缩小的芯片尺寸进行期望工作的半导体器件。
最好绝纖包赚化鹏，腐蚀fflihmS摊鄉化離在这种情况下，可以提高绝劍M蚀率与形皿一接触孔时的腐蚀ffliW
的腐蚀率之比(腐 择比)，可以实质上不腐蚀氮化 ,而腐蚀氧化,。
而且，10腐蚀PM^包括在氮化硅膜下侧形成的氧化繊。 在这种情况下，可以进一步提高腐1:M择比。 而且，慰子绝繊含有可提高腐蚀HiJW鹏择比的杂质。 在这种情况下，可以进一步提高腐1:M择比。 作为这种杂质，磷或硼 。
最好还包括与电极部分隔开间隔，按可横过元件形成区鄉附形成的另一 电极部分，另一电极部分,少与侧面直接连接的腐蚀PM^覆盖，第一接触 孔按与另一电极平面 1卩样来酉遭。
这种情况下，第一 孔按与另一电极平面重歡,来配置，可以容易地 缩小配有多个电极部分的半导鄉件的芯片尺寸。
此外，期望电极部分与其它电极部分的间隔比腐蚀PIiWI厚的两《张， 腐蚀Halii的麟比电极部分和其它电极部分的高度薄。
这种情况下，可以自对 1^确实露出在形皿一 孔时处于相邻的电极 部分和其它电极部分之间位置的元件形成区域的表面。
而且，期望M第一魏孔的接触部分，导入杂质来形職二杂质区域。
这种情况下，舰鄉部分，可以容易自对魁也形職二杂质区域。
S^子还包括第二, L和第二导电型的第三杂质区域，第二働好li^te 绝缘膜中，按不与电极部分平面重翻,来配置，而第二导电型的第三杂质区 域包括織二繊孔的,部分，形成在第一杂质区域内的其它区域中，有比 m—杂质浓度高的第三杂质浓度，半导体元件是包括该第三杂质区域的晶体 管，第三杂质区域与位于第三杂质区域侧电极部分的侧面正下方的半导体衬底 的主表面的距离比第二杂质区域与位于第二杂质区域侧电极部分的侧面正下方 的半导体衬底的主表面的距离长。
这种情况下，在有一对杂质区域、第二杂质区域的第三杂质区域的晶体管 中，在第三杂质区殿啦于其第三杂质区域侧电极部分的侧面正下方之间，可 以有由第一杂质区鹏成的一种寄生电阻。在有这种寄生电阻的晶体管中，可 以有意地下降电流驱动能力。
最好iliim二,孔的^M部分并导入杂质来形成，三杂质区域。这种情况下，鹏魏部分后，可以容易自对膨娜麟三杂质区域。
最好元件隔离，IIW蚀PM^覆盖，第一，二,孔分别按与元件
隔离绝缘膜平面重翻附来亂
这种情况下，可以进一 小元件形成区域，进一步舰半导#^牛芯片
尺寸的縮小。此外，禾1佣元件隔离乡線膜鹏蚀|51 覆盖，在形成各自接触
孔时元件隔离绝缘膜就不会被过度腐蚀。此外，M各自,孔的接触部分导 入杂质来形^m'二職三杂质区域，可以抑制来自元件隔离绝缘膜和元件形成 区^界附近的电流漏泄。
最好还包括第三接触 LI卩第二导电型的第四杂质区域，第三激好L按与电 极部分平面重^II3样形成在绝缘膜中，而第二导电型的第四杂质区域包括该第 三接触孔的接触部分，形成在第一杂质区域内的其它区域中，有比第一杂质浓 度高的第二杂质浓度，半导体元件是包括第四杂质区域的晶体管，第四杂质区
离与第二杂质区域与位于该第二杂质区域侧电极部分的侧面正下方的半导体衬 底的主表面的距离实质上相同。
这种情况下，在具有电极部分、 一对第一杂质区域、第二杂质区殿a第四 杂质区域的晶体管中，通过具有J^巨离关系，工作的偏差降低，晶体管的工 作稳定。
^(子在第一接触 U口第三,孔与电极部分重叠的部分中，电极部分的电 极长度比其它部M。
这种情况下，实质上未扩大元件形成区域，可以皿电极部分，容易地形 成位于Hi和另一侧^S的第一, W卩第三^M孔。
itW卜，最好第一，三 孔各自按与元件隔离,膜平面重 3卩样来配置。
这种情况下，可以进—糊、元件形成区域，可以进—步实现半导鹏牛 芯片尺寸的縮小。此外，ii^元件隔离膜被腐蚀PIifcM覆盖，在形成第一和第 三^M孔时，可以抑制元件隔离纟^0MiM^蚀，从目以抑带t漏泄电流。 而且，最好第四杂质区^W3tm三,孔的織虫部分，导入杂质来形成。 在这种情况下，iSM^M部分，可以容易自对 i^成第四杂质区域。 最好还包括第二,孔、第二导电型的第三杂质区域、第三 1^卩第二
8导电型的第四杂质区域，第二劍4孔形成在绝缘膜中，按不与电极部分平面重 叠那样来配置，第二导电型的第三杂质区域包括该第二^M孔的接触部分，形 鹏第一杂质区域内的其它区域中，有比第一杂质浓度高的第三杂质浓度，第 三接触孔形成在绝缘膜中，按与电极部分平面重叠那样来配置，而第二导电型 的第四杂质区域包括该第三接触孔的接触部分，形成在第—'杂质区域内的其它 区域中，有比第一杂M^浓度高的第二杂质浓度。而且，在半导^寸底上形成多 个半导條件，半导Wf牛最女抱括带有电极部分、 一对第一杂质区域、第二
杂质区域和第三杂质区域的第一晶体管，以及带有电极部分、一，一杂质区 域、第二杂质区船卩第四杂质区域的第二晶体管。而且，第三杂质区域与位于 第三杂质区域侧电极部分的侧面正下方的半导術摘的主表面的距离比第二杂 质区域与位于第二杂质区域侧电极部分的侧面正下方的半导術f底的主表面的 距离长，第四杂质区域与位于该第四杂质区域侧电极部分的侧面正下方的半导 m寸底的主表面的距离与第二杂质区域与位于，二杂质区域侧电极部分的侧 面正下方的半导mt底的主表面的距离实质上相同。
这种情况下，在第一晶体管中，有如上所述的寄生电阻，可以使该晶体管 的工作能力(电流驱动能力)下降。此外，在第二晶体管中，没有那样的寄生 电阻，可抑制工作的偏差，《rc作稳定。
此外，^ 有静态存储器单元，包括栅极和漏极 ^接的一对驱动晶体
管，使源极与劍驱动晶体管的各自漏极连接的一对存取晶体管，和使漏极与 ，驱动晶体管的各自漏极连接，栅极与TO驱动晶体管的各自栅极连接的一 对负载晶,，存取晶体管是第一晶体管，驱动晶体管和负载晶体管是第二晶 体管。
在这种情况下，通过特别以静态存储器单元的存取晶体管作为第一晶体 管，利用存在寄生电阻使存取晶体管的电流驱动能力有意地下降，存取晶体管 的电流驱动能力与驱动晶体管的电流驱动能力之比(p比)变大。其结果，可
以使静态存储器单元的工作稳定。
最好还包括导电体部分和布线层，按可SA第一魏 U附形成导电体部 分，而布线层形鹏绝缘膜上，与导电体部分电连接，该布线层部分地驗导 电体部分的上表面，该布自未覆盖的导电体部分的上表面处于比绝缘膜的上 表面低的亂
9在这种情况下，可以缩小相娜线层的实际7K平间隔，可以进一步减小布 线形成区域，从而进一步减小半导^l件的芯片尺寸。
此外，* 还包括第四,孔，形^s绝缘膜和元件隔离绝缘ai:,露出
第一导电型区域的表面。
在这种情况下，可以在布局图形不受限制下容易地形鹏定第一导电型区 域电位的第四 孔。
本发明的第二方案的半导^§件包括《色缘膜、接触 L、导电体部分和布线 层。,，,半导##底的主表面上。接触孔形成在绝缘膜上，露出半导 焖寸底的主表面。导电体部分iSA接触孔中。布離形成^^色缘膜上，与导电 体部分电连接。该布线层覆盖导电体部分的一部分上表面，未被布,S^的 导电体部分的上表面处于比绝缘摸的上表面低的，。
按照这种半导 件，M未被布线层覆盖的导电体部分的上表面处于比 绝缘膜的上表面低的錢，可以縮小与导电体部條接的布线层与其它布线层 的实际水平距离。由此，可以缩小形鹏线层的区域，从丽以缩小半导條 件的芯片尺寸。
图1是^本发明实施例1的SRAM的存储器单元的等效％^的图。 图2是^^实施例中存储器单元平面结构的图。
图3是图2所示的剖面线m-m的剖面图。
图4是该实施例中表示图2戶g的SRAM的存储器单元制造方法的一工
艺的剖面线m-m的剖面图。
图5是^^在该实施例中图4 ^工艺后进行的工艺剖面图。
图6是^在该实施例中图5戶;f^工艺后进行的工艺剖面图。
图7是标在该实施例中图6所示工艺后进行的工艺剖面图。 图8是g在该实施例中图7 g工艺后进行的工艺剖面图。 图9是^在该实施例中图8 ^工艺后迸行的工艺剖面图。 图10是 ^在该，例中图9 ^工艺后进行的工艺剖面图。 图11是标在该实施例中图IO所示工艺后进行的工艺剖面图。 图12 ^^在该織例中图11戶标工SB进行的工艺剖面图。 图13是^^:发明实施例2的SRAM的，器单元的剖面图。 图14是该 例中图13戶^的存储器单元的平面图。
10图15是^i^实施例中图13戶^的SRAM的存储器单元的制造方法的 —工艺的剖面图。
图16是本发明实施例3的SRAM的^fi者器单元的平面图。
图n是在该实施例中存储器单元的图16戶，的剖面线xvn-xvn的剖面图。
图18是在该实施例中为了与实施例1说明的存储器单皿行比较的图2
所示的剖面线xvm-xviii的剖面图。
图19是以往的SRAM的平面图。
图20 g SRAM的存储器单元制造方法的一工艺， 于图19所示的 剖面线XX-XX的剖面图。
图21是标图20所示工艺后进行的工艺的剖面图。 图22是^图21所示工艺后进行的工艺的剖面图。 图23 ;^示图22所示工艺后进行的工艺的剖面图。 鄉例l
下面说明配有本发明实施例1的静态存储器单元的半导 件。图1和图 2分别表输态存储器单元的等效电路和其平面结构。参照图1和图2,在SRAM 中，在矩,配置的互补型数据线(位线)和字线的交叉部分上配置存储器单 元。存储器单元由触发器电路和两个存取晶條T1、 T2构成。
在触发器电路中，例如M负载晶体管T5与驱动晶体管T3组成的一个 倒相器和负载晶体管T6与驱动晶体管T4组成另HI湘器分别与输入端子和输 出端子^M接，可构成两个存储节点N1、 N2。
在元件形成区域20a中形成存取晶体管Tl和驱动晶体管T3。在元件形成 区域20b中形 取晶体管T2和驱动晶体管T4。存取晶体管Tl和存取晶体 管T2的栅电极4c按可横过元件形成区域20a、 20b那样来形成。
在元件形成区域20c中形成负载晶体管T5。 ^￡件形成区域20d中形成 负载晶体管T6。驱动晶体管T3和负载晶体管T5的栅电极4a按可横ii^件形 成区域20c、 20d男,来形成。驱动晶体管T4和负载晶体管T6的栅电极4b按 可横过元件形成区域20b、 20d另附来形成。相邻的另一^# 元的栅电极4(1 与栅电极4a隔开间隔;fefe^行配置。
各元件形成区域20a、 20b、 20c、 20d由场隔离膜3分隔。S2S与存取晶体管Tl的漏区电连接的織虫孔12a。配置与存取晶体管T2的漏区电，的接 触孔12d。形成与存取晶体管T1的源区和驱动晶体管T3的漏区Efe^接的接触 孔12b。
形成与驱动晶体管T3的源区电连接的劍虫孔12c。形^存取晶体管T2 的源区和驱动晶体管T4盼漏区^接的接触 L 12e。形成与驱动晶体管T4的 源区电连接的 孔12f。
分别形成与负载晶体管T5的漏区和源区分别电连接的 孔12h、 12g。 分别形成与负载晶体管T6的漏区种源区分别鹏接的撤虫孔12i、 12j。
而且，形成与n阱电连接的繊孔12k、 12m。接触孔12b与存储节点Nl 对应。 孔12e与存储节点N2对应。織虫孔12c、 12f与主要触^t应。接 触孔12g、 12j与电源线(Vo:线)连接。存取晶体管T1、 T2的栅电极4c与字 线(WL)连接。M该字线控制存取晶体管T1、 T2的导通。
在存储节点N1、 N2上，存在两个状态，艮P—个存储节点的腿为高电平 时，另一个存储节点的电压就为低电平的状态，或与其相反的状态。该状态被 称为双稳定状态。预定的电源电压被限定施加在存储器单^Lh，存储器单元可 以持续保持其双稳定状态。在SRAM中，上述一个存储器单元在硅衬底的表 面上娜成多个。辆，在图1和图2中，S^^源区，而D新漏区。
下面，简单地说明该存储器单元的工作。首先，在特定的存储器单元中写 入 时，ilil与该存储器单^f应的字线(WL),使存取晶体管Tl、 T2导 通，同鹏照期望的逻辑舰互补型的位线强审MM加电压。由此，触发器电 路的两个存储节点N1、 N2的电位被设定为J^稳定状态， 作为电{^ 被保持。
另一方面，在读出 时，Mil使存储晶体管Tl、 T2导通，存储节点N1、 N2的电位被繊合位线，就魏出M。
TM，職图2所示的剖面线m-ffl说明SRAM存储器单元的剖面结构。 参照图3,在硅衬底1的予赎区域中形成p阱2a。在该p阱2a的表面上形成 ^A K 5的栅电极4a禾娜祉层^ 6a。同样地，形 电极4d 和栅!5J:层绝缘膜6b。
在插入栅电极4a的p阱2a的表面上'分别形成iT漏区9a和n源区9b。 形成可与栅电极4a、 4d的各自两侧面直,接的作为腐蚀PJiW的氧化硅膜7和氮化繊8。
在该氮化硅膜8上，形成例如由氧化鹏构成的层间绝缘膜11。在层间 绝缘膜11 、氮化鹏8和氧化繊7中，形臓出场隔离膜3的一部分和rT漏 区9a表面的接触孔12b。此外，形臓出n1原区9b的^to孔12c。
按其开口端可与场隔离膜3重fii卩样形成接触 L 12b。按可与栅电极4a 和栅电极4c平面重歡P样形成接触孔12c。 iliM入織虫孔12b的,部分导 入预定的杂质来形成n，区10a。
此外，Mf入接触孔12c的接触部分导入職的杂棘形成n+源区10b。 再有，在鄉孔12b、 12c内，如下面戶臓，形成阻挡层魏和钩膜。
下面，根据图2所示的剖面线ffl-m说明该SRAM帝隨方法的一例。首 先，参照图4，在硅衬底l的表面，細于形^:件形成区域的场隔离膜3。 接着，在预定区域中形成p阱2a和n阱(图中未示出)。
在p阱2a的表面上形^A栅极氧，5的栅电极4a、 4d和栅&±层绝 缘膜6a、 6b。以栅电极4a、 4d和栅ILh层绝缘膜6a、 6b作为掩模，通过注入 例如磷等n型杂质，分别形成rf漏区9a、 n源区9b。
接着，参照图5,为了髓栅电极4a、 4d和栅ISJlM绝缘膜6a、 6b，例 如按照CVD方法形^j l~50nm的氧化繊7。在该氧化鹏7上，例如按 照CVD方法形鹏厚卜50nm的氮化繊8。在该氮化繊8上，例如按照CVD 方法形成由膜厚l(XM000nm的氧化SM^成的层间绝缘膜11。如下臓，氧 化 7和氮化,8成为形成^Si孔时的腐娜liM。
接着，参照图6，在层间绝繊11 ，成抗蚀剂图形50。以该抗蚀剂图 形50作为掩模，使用例如包含QF8的腐蚀气体，Mil在层间绝^U上实施 各向异'1 蚀，露出氮化 8的表面。在该各向异1W蚀中，期望氮化自 8的腐蚀 层间 )^ 11的腐蚀率的十分之一以下。
接着，参照图7，继续以抗嫩鹏形50作为掩模，j顿例如包含CH2F2 的腐蚀气体， ^露出氮化 8实施各向异M蚀，露出氧化SM 7的表 面。在该各向异鹏蚀中，期望氧化繊7的腐蚀雜氮化繊8的腐蚀率的 十分之一以下。贿，在该各向异性腐蚀中，在栅电极4a、 4d相互面对的侧 面上分别残留氮化自8a、 8b。
下面，参照图8，继续以抗蚀剂图形50作为掩模，〗顿例如包含CHF3的腐蚀气体，通过对露出氧化硅膜7实施各向异性腐蚀，形成露出ir漏区9a表 面的接触孔12b。同样地，形 出n源区9b表面的接触孔12c。然后，除去 抗蚀剂图形50。
接着，参照图9， iiM入接触孔12b的,部分，aA例如砷等n型杂 质，形成n壩区10a。此外，同样地，MM入^M孔12c的撤虫部分，导入 nM^质，形成n+源区10b。
接着，参照图10,在 孔12b、 12c的侧面、底面和层间绝缘膜11的 上表面上，例如按照M方法形;M厚约30nm的钛膜(图中未示出)。在该钛 M±,例如按照W方麟形^i 约50nm的氮化鹏。W和氮化W成 为阻挡层金属13。在该阻挡层金属13上，例如按照CVD^t去形成鸽膜14。
接着，参照图11,在钩膜14上形成抗蚀剂图形51。以该抗蚀剂图形51 作为掩模，3im钩膜14和阻挡层金属13实施各向异'M蚀，分别形m:层 连接布线14a、 14b、 14c。然后，除去抗蚀剂图形51。
接着，参照图12,为了mil层连接布线14a、 14b、 14c，在层间绝缘膜 11 ±^形皿化 等乡機膜15。如上所述，完成SRAM存储器单元的主要 部分。
在J^SRAM存储器单元中，如图6 图8所示，即使,孔12c的开口 端^S配置在与栅电极4a、 4d錢的位置上,利用雜作为直接鶴栅电极4a、 4d各自两侧面的腐蚀Pllh膜的氧化硅膜7和氮化硅膜8,可以经过各向异性腐 蚀不露出栅电极4a、 4d的表面，可以容易自对'itM出iT源区9b的表面。
由此，可以使 孔12c中itA的上层布线14b和栅电极4a、 4d不短路， 縮小SRAM存储器单元的区域。
.in外，在形成^M孔i2b时，即使与场隔离膜3平面asi鹏来配置，利
用存在氮化硅膜8和氧化硅膜7，就不^ ^蚀场隔离膜3的表面。
形卜，MM入,孔12b的撤虫部分，导入n型杂质，自对 |^成11+ 漏区10a，可以在其内部包含位于场隔离膜3附近位置的元件形成区域部分的 结晶缺陷。由此，可以抑制肚层ii^布线Ma向硅衬底1的漏泄电流。臓 这些结果，可获得进行TOX作并皿一步缩小芯片尺寸的半导，件。
此外，如图5戸B，,作为腐蚀 ￡±^的氧化 7禾口氮化,8的其 膜厚t比栅电极4a、 4d和栅祉层《繊膜6a、 6b的高度H薄。而且，作为相
14邻的栅电极4a、 4d的间隔D比膜厚t的两倍长。由此，在图8所示的工艺中， 在劍虫孔12c的底部确实可以露出rT源区9b。
再有，图6、图7和图8戶标的形成 孔的腐蚀中采用的腐蚀气体是一 个例子，如果相对于腐t媚间绝缘膜11时的腐蚀率来说氮化硅膜8的腐蚀率 达到十分之一以下的斜牛，那么就不限于iJ^例子。
此外，在腐蚀氮化繊8时，如果相对于氮化硅膜8的腐蚀率来條化硅 膜7的腐蚀率达到十分之一以下的斜牛，另P么就不限于战斜牛。
特别地，作为层间绝缘膜11,通过釆用添加硼和磷等杂质的氧化硅膜， 可以进一步增大层间绝 11和氮化M8的腐 择比。
实施例2
下面说明配有本发明实施例2的SRAM存储器单元的半导 件。参照 图13,在层间绝 11上形成的上层连接布线14d与 孔12b中埋入部分 的上表面部分i雌接。此外，上层连接布线14e与,孔12c中駄部分的上 表面部分鹏接。
未连接上层连接布线14d的被i!A魏孔12b中的部分的上表面处于比层 间绝缘膜11的上表面低的位置。同样地，未连接上层连接布线14e的被SA 劍虫孔12c中的部分上表面处于比层间绝缘膜11的诚面低的位置。再有， 由于除此以外的结构与实施例1中说明的图12所示的结构相同，所以同一部 件附以相同的符号，并省略其说明。
在，存储器单元中，在 匕12b、 12c的各自SA部分中形成凹陷16a、 16b。下面，采用

战存储器单元的葡腊方法的一例。参照图15,在 图10戶标的工艺后，在钩膜14上形 蚀剂图形52。
以该抗蚀剂图形52作为嫩莫，iliW鸭膜14和阻挡层金属13实施各向 异性腐蚀，露出层间绝缘膜11的上表面。为了除去在露出的层间绝缘膜11的 上表面上存在的腐蚀残渣，实施预定的过腐蚀。
鹏iM^蚀，还腐蚀在接触孔12b、 12c中分别i!A的鹆膜14和P且挡层 金属13，分别形成凹陷16a、 16b。然后，除去抗蚀剂图形52。由此，分别形 成上层连飾线14d、 14e、 14f。
按照±^存储器单元，与实施例1中说明的存储器单元相比，可以进一步 缩小各上层连接布线14d、 14e、 14f的间隔。
15就是说，如图14和图15所示，即使作为照相带贩能力的最小辨jl宽度为 L。，也可以将例如上层连接布线14e左侧端部&縮泡巨,孔12b中iiA的鸽 膜右端部分的水平距离L1内。
同样，可以将上层连接布线14f左侧端部JBS被巨SM L 12c中駄的钨 膜14右端部分的水平距离L2内。其结果，可以实5鄉鹏层间绝缘膜11上 的上层连接布线区域，从而进一步实现存储器单元区域的縮小化。
实施例3
下面说哪席本发明实施例3的S應存储器单元的半导條件。参照 图16和图l7,特别形娜电极4e和4f。如图17所示，在该栅电极4e中，在 元件形成区域20c中形成比其它部分长的栅电极的栅极长度。
同样地，对于栅电极4f来说，在元件形成区域20d中形成比其它部诚 的栅电极的栅极长度。再有，对于除此以外的结构来说，由于与实施例1中说 明的图2所示的结构相同，所以对同""^件附以相同的符号并省略其说明。
在该存储器单元中，在图17麻的负载晶体管T5中，n+漏区10c和位于 该nli区10c侧的栅电极4e侧面正下方的硅衬底1的主表面的距离S,与n， 区10d和位于该n，区10d侧的栅电极4e侧面正下方的硅衬底1的主表面的 距离&实际上相等。
另一方面，在实施例1中说明的与SRAM存储器单就应的区域中，如 图18所示，对应的距离S,变得比距离S2长。因此，在负载晶体管T5中，如 图18戶斥示，p瀬区9c —种寄生电阻R。
在本实施例的SRAM魏器单元中，作为负载晶体管T5、 T6，通过制成 没有J^寄生电阻R的晶体管，工作的偏差斷氏，晶体管的工作更稳定。
另一方面，对于存取晶体管Tl、 T2来说，期望是有寄生电阻的晶体管。 而且，对于驱动晶体管T3、 T4来说，,是没有寄生电阻的晶体管。
再有，在图16所示的结构中，驱动晶体管T3、 T4是有寄生电阻的晶体 管，5Mit当配置,孔12b、 12c,可以制^S:有寄生电阻的晶體。
对于存取晶体管T1、 T2来说，禾佣寄生电阻的存在可以有意地斷氏电流 驱动能力。对于驱动晶体管T3、 T4来说，电流驱动能力比较髙，没有工作的
偏差o
由此，可以使存取晶條Tl、 T2的电流驱动能力与驱动晶体管T3、 T4的电流驱动能力之比(P比)增大，其结果，可以进一步稳定SRAM存储器单 元的工作。
再有，在战各实施例中，在实例中列举说明了 SRAM存储器单元'但 使接触孔与栅电极平面重叠的结构除了可以用于SRAM以外，例如还可以用 于DRAM等其它半导 件，可以容易地实现半导体芯片的縮小化或高皿 化。
此外，不 于各晶体管的，来说，而，于{ 成各晶体管的p阱或 n阱等电位的,孔12k、 12m来说，,以、^M L按与场隔离膜3平面重 Sl,賴己置，可以进一員小芯片尺寸。
—般可以认为，以上臓的鄉例^^f有方面都是例示而不是限制的实施 例。本发明的范围不限于，说明，而由权利要求书来表示，意在包括与权利 要求范围同等意义和范围内的所有变更。
权利要求
1.一种半导体器件，其中，具备在半导体衬底(1)的主表面上形成的第一导电型区域(2a)；在所述半导体衬底(1)的主表面上在由元件隔离膜(3)分隔的所述第一导电型区域的表面上形成的元件形成区域(20a)；形成在所述元件形成区域中的预定半导体元件(T3)；形成在所述半导体衬底上以便覆盖所述半导体元件的绝缘膜(11)；在所述绝缘膜上形成的露出所述元件形成区域表面的第一接触孔(12c)，所述半导体元件具有以横过所述元件形成区域的方式形成的电极部分(4a)；夹置所述电极部分且在所述元件形成区域的一侧和另一侧上形成的具有第一杂质浓度的第二导电型的一对第一杂质区域(9a、9b)；形成在所述第一杂质区域中以便包含所述第一接触孔的接触部分且具有比所述第一杂质浓度高的第二杂质浓度的第二导电型的第二杂质区域(10b)，在所述绝缘膜和所述半导体元件之间，形成与所述绝缘膜腐蚀特性不同的腐蚀阻止膜(7、8)，以便与所述电极部分两侧面直接连接，覆盖所述电极部分，所述第一接触孔的开口端的位置以与所述电极部分平面重叠的方式配置，还具有静态存储器单元，该静态存储器单元包括栅极和漏极交叉连接的一对驱动晶体管(T3、T4)；使源极与所述驱动晶体管的各自漏极连接的一对存取晶体管(T1、T2)；使漏极与所述驱动晶体管的各自漏极连接，栅极与所述驱动晶体管的各自栅极连接的一对负载晶体管(T5、T6)，所述一对驱动晶体管中的一个是所述半导体元件，还具备埋入到所述第一接触孔中的导电体部分(14e)；形成在所述绝缘膜上并且与所述导电体部分电连接的布线层(14e)，所述布线层覆盖所述导电体部分的上表面的一部分，未被所述布线层覆盖的所述导电体部分的上表面处于比所述绝缘膜的上表面低的位置(16b)。
2. 如权禾腰求1的半导條件，其中， 所述绝缘膜包括氧化硅膜， 所述腐蚀阻止膜至少包皿化硅膜。
3. 如权利要求2的半导鄉件，其中，所述腐蚀阻ihM还包括形^所述氮化硅膜下侧的氧化硅膜。
4. 如权利要求2的半导條件，其中，所述绝缘膜含有用于提高与所述腐蚀阻止膜的腐蚀选择比的杂质。
5. 如权禾腰求4的半导條件，其中， 所述杂质包含磷或者硼。
6. 如权禾腰求1的半导鹏件，其中，还包括以与所述电极部分隔开间隔并且横过所述元件形成区域的方式形成 的其他电极部分(4d)，所述其他电极部分被至少与侧面直接连接的所述腐蚀阻止膜覆盖， 所述第一接触孔的开口端的位置以与所述其他电极重叠的方式配置。
7. 如权利要求6的半导條件，其中，所述电极部分和所述其他电极部分的间隔比所述腐蚀阻止膜的膜厚的两倍长，所述腐蚀P且止膜的膜厚比所述电极部分以及所述其他电极部分的高度薄。
8. 如权利要求1的半导條件，其中，所述第二杂质区域是经由所述第一接触孔的所述接触部分弓l入杂质而形成的。
9. 如权禾腰求1的半导條件，其中， 在所述层间膜内还具有第二接触孔(12b)，在所述第二接触孔底部形成有具有所述第二杂质浓度的所述第二导电型的 杂质区fe^ (10a)，所述第二接触孔的开口端的位置以与所述元件隔离绝缘膜重叠的方式配
全文摘要
在硅衬底1的p阱2a的表面上形成包括栅电极4a的驱动晶体管T3。为了覆盖该驱动晶体管T3，形成氧化硅膜7和氮化硅膜8。在该氮化硅膜8上形成层间绝缘膜11。至少按与栅电极4a平面重叠那样来配置接触孔12c。由此，可以获得进行期望动作并且可缩小存储器单元区域的半导体器件。
文档编号H01L21/8244GK101582427SQ20091000438
公开日2009年11月18日 申请日期2000年4月29日 优先权日1999年10月25日
发明者浜砂荣二, 神谷好一, 芦田基 申请人:三菱电机株式会社