半导体封装及其制作方法

专利名称：半导体封装及其制作方法
技术领域：
本发明是有关于一种半导体芯片封装，且特别是有关于一种具有接地 区与电源区的半导体芯片封装及其制作方法。
背景技术：
由于小尺寸芯片的处理功率逐渐增加，因此，半导体芯片日益复杂化。 对此，封装技术例如是以提高引脚密度的方式来减少印刷线路板上的封装
体的脚位面积(footprint area)。在一些封装技术中，例如四方扁平无引 脚(Quad Flat No Lead, QFN)是由提供连接至一导线架的可拋弃部的多 排内引脚与多排外引脚的方式，来增加引脚密度。然而，前述导线架的工 艺无法制作二排以上的引脚，因此当使用者对于导线架的引脚密度的需求 越来越高时，如何利用封装技术来形成所需的引脚密度，实为一待解决的 问题。
由于半导体芯片日益复杂化，因此芯片的接垫数目亦随之增加以获得 额外的电性连结(electrical connections)。百分之25至30的接垫可用 来作为芯片的接地连结(ground connections)或电源连结(power connections)。接地连结可连接至一围绕芯片的接地环(ground ring)的 上表面。相同地，电源连结可连接至一围绕接地环的电源环(power ring) 的上表面。引脚实质上是围绕电源环。接地环、电源环与引脚彼此分离并 保持一最小间距，以避免短路。除了引脚以外，接地环、电源环与两者的 间距占了封装体的脚位面积的一相当大的比例。因此，希望以减少芯片中 的接地连结与电源连结所占的面积来降低封装体的尺寸。
此外，期望以例如降低封装体的高度等方法来更进一步地縮小封装尺 寸。同时，对于封装体而言，也希望能维持封装胶体与引脚之间的封胶接
6合力(mold locking)。另外，期望能有助于封装体以表面粘着的方式接合
至一印刷线路板上，举例来说，当将封装体表面粘着至印刷线路板时，封 装体难以定位。此外，也期望增加封装体表面粘着至印刷线路板的可靠度， 举例来说，因引脚与封装体的热膨胀系数不同所产生的应力会集中在封装 体的角落，以致于接近封装体的角落并连接印刷线路板的焊点容易裂开， 而降低表面粘着的可靠度。因此，期望制定出符合这些目标(或期望)的一 封装工艺。然而，目前的封装方法可符合部分目标，但无法符合多数或全 部的目标。

发明内容
本发明提出一种半导体封装包括一芯片垫、多个引脚、 一第一半导体 芯片以及一封装胶体。芯片垫包括一第一部分与一第二部分。第一部分包 括一第一周边区与一下表面，其中第一周边区包括一接地区。第二部分分 离于第一部分，第二部分包括一第二周边区与一下表面，其中第二周边区 包括一电源区。引脚配置于芯片垫的周边。第一半导体芯片配置于芯片垫 上，并电性连接至接地区、电源区与引脚。封装胶体形成于第一半导体芯 片与引脚上。
本发明提出一种半导体封装，包括一芯片垫、多个引脚、 一第一电源 段、 一半导体芯片以及一封装胶体。芯片垫包括一基底、 一凸起部与一第 一侧面。基底包括一上表面与一下表面。凸起部邻近于基底，其中凸起部 包括一上表面与一下表面，其中至少部分的凸起部为一接地区。第一侧面 延伸于凸起部的上表面与凸起部的下表面之间，且第一侧面包括一第一尖 端。引脚配置于芯片垫的周边，各引脚包括具有一第一表面积的一下表面， 以及至少一引脚包括一第二侧面，第二侧面包括一第二尖端。第一电源段 邻近于凸起部，并包括具有一第二表面积的一下表面，第二表面积大于引 脚的第一表面积的平均值至少三倍。半导体芯片配置于基底的上表面，并 电性连接至接地区、第一电源段与引脚。封装胶体形成在半导体芯片与引 脚上，以覆盖基底的上表面、位于第一尖端上方的第一侧面的至少一部分 以及位于第二尖端上方的第二侧面的至少一部分，并使位于第一尖端下方 的第一侧面的至少一部分以及位于第二尖端下方的第二侧面的至少一部分是凸出于封装胶体的一下表面。
本发明提出一种半导体封装包括一芯片垫、多个引脚、 一半导体芯片 以及一封装胶体。芯片垫包括一基底、 一凸起部与一第一侧面。基底具有 一上表面与一下表面。凸起部邻近于基底周边，其中凸起部包括一上表面 与一下表面，下表面其具有一第一表面积，其中至少一部分的凸起部为一 接地段。第一侧面延伸于凸起部的上表面与凸起部的下表面之间，第一侧 面包括一第一尖端。引脚配置于芯片垫周边，各引脚包括具有一第二表面 积的一下表面，且引脚至少其中的一包括一第二侧面，第二侧面包括一第 二尖端，其中第一面积大于引脚的第二表面积的平均值至少三倍。半导体 芯片配置于基底的上表面上，并电性连接至接地段与引脚。封装胶体形成 在半导体芯片与引脚上，以实质上覆盖基底的上表面、位于第一尖端上方 的第一侧面的至少一部分以及位于第二尖端上方的第二侧面的至少一部 分，并使位于第一尖端下方的第一侧面的至少一部分以及位于第二尖端下 方的第二侧面的至少一部分是凸出于封装胶体的一下表面。
本发明提出一种半导体封装的制作方法如下所述。首先，提供一金属 载板，其包括一下表面、 一上表面、多个周边凸块、 一第一金属层与一第 二金属层，上表面包括一芯片承载区。各周边凸块配置于芯片承载区的周 边并具有一上表面。第一金属层形成在周边凸块的上表面上。第二金属层 形成在金属载板的下表面的位于周边凸块、芯片承载区的一第一部分以及 芯片承载区的一第二部分下方的部分上。接着，贴附一第一半导体芯片至 芯片承载区。然后，电性连接第一半导体芯片至周边凸块。之后，形成一 封装胶体于第一半导体芯片以及周边凸块上。接着，蚀刻金属载板的下表 面的未覆盖第二金属层的部分，以使周边凸块、芯片承载区的第一部分以 及芯片承载区的第二部分彼此分离而形成多个引脚、 一芯片垫的一第一部 分以及芯片垫的与第一部分分离的一第二部分，且各引脚包括邻近于各引 脚的一下表面的一倾斜蚀刻区，芯片垫的各部分包括邻近于各部分的一下 表面的一倾斜蚀刻区，芯片垫的第一部份与第二部分的倾斜蚀刻区以及引 脚的倾斜蚀刻区至少部分延伸出封装胶体的一下表面。


为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配 合附图作详细说明如下，其中
图1绘示本发明一实施例的一半导体封装的剖面图。
图2绘示本发明一实施例的芯片垫的放大剖面图。
图3绘示本发明一实施例的引脚的放大剖面图。
图4绘示本发明的一实施例的一金属载板的一部分的上视图。
图5绘示本发明的一实施例的一金属载板的工艺剖面图。
图6绘示本发明的一实施例的一半导体封装的工艺剖面图。
图7绘示本发明一实施例的一包括多个叠层芯片的半导体封装的工艺
剖面图。
图8绘示本发明一实施例的半导体封装的工艺以及表面粘着半导体封
装的工艺的剖面图。
图9绘示本发明一实施例的半导体封装的工艺以及其表面粘着工艺的
剖面图。
图10绘示本发明一实施例的一金属载板的一部份的上视图，金属载
板包括一标记凸块与多个扩大周边凸块。
图11绘示图10的实施例的半导体封装的剖面图。
图12绘示本发明一实施例的具有一芯片承载区的一金属载板的局部 上视图，其中芯片承载区包括一周边区。
图13绘示本发明一实施例的图12的金属载板的局部下视图。
图14绘示本发明一实施例的具有一接地区的一半导体封装的工艺剖 面图。
图15绘示本发明一实施例的部分的金属载板的上视图，其中金属载 板包括多个扩大周边凸块与一芯片承载区，芯片承载区包括一周边区。
图16绘示本发明一实施例的图15的金属载板的局部下视图。
图17绘示本发明一实施例的半导体封装的工艺剖面图，其中半导体 封装包括一接地区与一电源区。
图18绘示本发明一实施例的一金属载板的部分上视图，金属载板包 括一芯片承载区，芯片承载区包括多个部分。
图19绘示本发明一实施例的图18的金属载板的局部下视图。图20绘示本发明一实施例的一半导体封装的工艺的剖面图，其中半 导体封装包括一芯片垫，其包括分离的二部分。
具体实施例方式
图1绘示本发明一实施例的一半导体封装100的剖面图。半导体封装
100包括一芯片垫101，其具有一周边区114，且周边区114定义出具有一 凹穴底部112的一凹穴111。周边区114可视情况而完全围绕凹穴111或 部分围绕凹穴lll。凹穴底部112包括一中心部分112a。再者，凹穴底部 112还可包括一围绕中心部分112a的凹槽112b。中心部分112a可大略位 于凹穴底部112的中心，也可不位于凹穴底部112的中心，举例来说，凹 槽112b具有不规则的宽度。凹槽112b可以视情况而选择性地完全围绕中 心部分112a，或是部分地围绕中心部分112a。芯片102可由一粘着层(未 绘示)粘着至凹穴底部112。粘着层可为导电材料或非导电材料，例如非导 电的环氧树脂(印oxy)。在本实施例中，芯片102粘着于中心部分112a。 芯片102的主动面上的接垫106通过导线104电性连接至引脚171，并可 通过导线104电性连接至少部分的周边区114。引脚171配置于芯片102
的周边，并完全或部分地围绕芯片垫ioi。
图2绘示本发明一实施例的芯片垫101的放大剖面图。芯片垫101包 括一侧面208，其可完全或部分地围绕芯片垫101。在本实施例中，侧面 208包括一上倾斜部208c，其邻接于周边区114的一上表面151并朝像远 离凹穴111的方向。侧面208包括一下倾斜部208a，其邻接于上倾斜部 208c并朝向远离凹穴111的方向。周边区114还包括一上倾斜部218，其 相邻于上表面151且朝向凹穴111。倾斜部208a、 208c、 218可为直线形 或弧形，且不垂直于周边区114的上表面151。侧面208包括一尖端208b。
图3绘示本发明一实施例的引脚171的放大剖面图。引脚171包括一 侧面308，侧面308可完全或部分地围绕引脚171。在本实施例中，侧面 308包括一上倾斜部308c，其邻接于引脚171的一上表面155。侧面308 还包括一下倾斜部308a，其邻接于引脚171的一下表面157。倾斜部308a、 308c可为直线形或弧形，且不垂直于引脚171的上表面155与下表面157。 侧面308包括一尖端308b。请参照图1、图2与图3， t封装胶体108形成于芯片102、芯片垫 101与引脚171上，以实质上填满凹穴111以及实质上覆盖周边区114的 上倾斜部218。封装胶体108也实质上覆盖芯片垫101的上倾斜部208c 以及引脚171的上倾斜部308c。在前述中，"实质上"可代表封装胶体108 填满具有芯片102配置于凹穴底部112的凹穴111,且"实质上"亦可代 表封装胶体108填满凹穴111以避免空气或湿气，且覆盖芯片102、导线 104与上倾斜部208c、 218、 308c以避免受到氧化、湿气或其它外界环境 的影响，进而满足封装的需求。在本实施例中，芯片垫101的下倾斜部208a 与引脚171的下倾斜部308a至少部分是从封装胶体108的下表面160向 外延伸。或者是，芯片垫101的下倾斜部208a与引脚171的下倾斜部308a 其中之一是从封装胶体108的下表面160向外延伸。
倾斜的上倾斜部208c、 218、 308c可显著地增加接触面积，以利于使 封装胶体108粘着至芯片垫101，以及使封装胶体108粘着至引脚171。 并且，可加强封装胶体108中的芯片垫101与引脚171的封胶接合力(mold locking)。这也可增加湿气扩散进半导体封装100的路径长度与时间。
在本实施例中，上倾斜部208c、 308c实质上具有凹面(concave profile)。在前述中，"实质上"可代表上倾斜部208c、 308c通常呈现凹 形，例如是向内凹向芯片垫101与引脚171的中心的圆弧形，且上倾斜部 208c、 308c可包括不同表面或是具有小尖端的粗糙表面，前述小尖端可为 由芯片垫101与引脚171的中心凸向外的圆弧形。举例来说，图3绘示引 脚171的上倾斜部308c是向内凹向芯片垫101与引脚171的中心的圆弧 形。此时，上倾斜部308c具有粗糙的表面。在封胶时，前述粗糙的表面 可与封装胶体108接合，而增加封装胶体108中的引脚171的接合力(mold locking)。形成前述粗糙的表面的方法可以是精准地控制蚀刻工艺或是其 它适当的工艺。相同地，下倾斜部208a、 308a实质上具有凹面。在前述 中，"实质上"可代表下倾斜部208a、 308a通常呈现凹形，例如是向内凹 向芯片垫101与引脚171的中心的圆弧形。举例来说，图3绘示引脚171 的下倾斜部308a是向内凹向引脚171的中心的圆弧形。相同地，上倾斜 部218实质上具有凹面。在前述中，"实质上"可代表上倾斜部218通常 呈现凹形，例如是向内凹向周边区114的中心的圆弧形。举例来说，图2
ii绘示周边区114的上倾斜部218为内凹向周边区114的中心的圆弧形。
在此可以另一种方式来描述芯片垫101。举例来说，在图2中，芯片 垫101包括一基底202，其具有一上表面212与一下表面153。在一实施 例中，上表面151上的一凸起部213从基底202向上延伸并邻近于基底202 的一边缘。 一侧面208延伸于凸起部213的上表面151与基底202的下表 面153之间，并包括一尖端208b。凸起部213可选择性地邻近于基底202， 故凸起部213也具有一下表面253。 一侧面218延伸于凸起部213的上表 面151与基底202的上表面212之间。
在一实施例中，基底202的上表面212包括一中心区212a，芯片102 配置于中心区212a上。再者，上表面212还包括一围绕中心区212a的凹 槽212b。中心区212a的位置接近上表面212的中心，但也可不接近上表 面212的中心，举例来说，凹槽212b的宽度不规则。凹槽212b可完全围 绕或或部分围绕中心区212a。
在此可以另一种方式来描述封装胶体108。举例来说，在图1、图2 与图3中，封装胶体108形成于芯片102、芯片垫101与引脚171上，故 封装胶体108实质上覆盖基底202的上表面212以及侧面218。封装胶体 108实质上部分覆盖侧面208的位于尖端208b以上的部分，以及侧面308 的位于尖端308b以上的部分。在前述中，"实质上"代表封装胶体108覆 盖基底202的上表面212，其中芯片102配置上表面212上，"实质上"也 代表封装胶体108覆盖芯片102、导线104、基底202的上表面212、侧面 218、侧面208的位于尖端208b上方的部分以及侧面308的位于尖端308b 上方的部分，以避免氧化、湿气或其它环境因素的影响，进而满足封装的 需求。至少部分的侧面208的低于尖端208b的部分是突出于封装胶体108 的下表面160。相似地，至少部分的侧面308的低于尖端308b的部分是突 出于封装胶体108的下表面160。
半导体封装100还包括一金属层116(如图1所示)，金属层116配置 在周边区114的上表面151，金属层116可选则性地配置于凸起部213的 上表面151(如图2所示)。此外，半导体封装IOO还包括一金属层117(如 图1所示)，金属层117配置在芯片垫101的下表面153，金属层117可选 择性地配置在基底202的下表面153(如图2所示)。金属层117可选择性地配置于基底202的下表面153以及凸起部213的下表面253上(如图2 所示)。如图1所示，半导体封装100还包括一配置于引脚171的上表面 155上的金属层126,以及一配置于引脚171的下表面157上的金属层127。 前述金属层的形成方法包括电镀法或无电镀法。期望前述金属层可良好地 粘着于芯片垫101与引脚171的表面、金属层可与导线104可良好地连接， 以及金属层可保护芯片垫101与引脚171的表面免于受到氧化或外界环境 因素的影响。基于前述目标，前述金属层包括一镍层，镍层接触芯片垫101 的表面151、 153以及引脚171的表面155、 157，且一金层或钯层覆盖镍 层。金属层选择性地包括一层合金层，合金层包括镍与金或钯，或者是合 金层包括镍、金与钯。
请参照图1、图2与图3，芯片垫101的下倾斜部208a及/或引脚171 的下倾斜部308a延伸出封装胶体108的下表面160 —突出距离(standoff distance) 148，突出距离148可视情况决定包括或不包括金属层117、 127 的厚度。突出距离148可视为侧面208的低于尖端208b的部分及/或侧面 308的低于尖端308b的部分突出于封装胶体108的下表面160的距离。芯 片垫101及/或引脚171的突出于封装胶体1.08的下表面160的部分可使 芯片垫101及/或引脚171暴露出更多可与焊料接合的面积，以利于芯片 垫101焊接至印刷线路板。而且，可有助于提升半导体封装ioo表面粘着 至印刷线路板的可靠度。在一实施例中，尖端208b离基底202的下表面 153较近，而离凸起部213的上表面151较远，且尖端308b离引脚171 的下表面157较近，而离引脚171的上表面155较远。
在某些实施例中，突出距离148约介于20% 50%或约介于25% 45%的芯片垫101及/或至少一引脚171的厚度，虽然突出距离148并不 限于这些范围，在其它实施例中，突出距离148约介于5。％ 75%的芯片 垫101的厚度142。芯片垫101的厚度142为周边区114的上表面151与 芯片垫101的下表面153之间的距离。若金属层116、 117配置于芯片垫 101的表面151、 153上，则厚度142为金属层116的上表面150以及金属 层117的下表面152之间的距离。相似地，对于引脚171而言，若金属层 126、 127配置于引脚171的表面155、 157上，则厚度142为金属层126 的上表面154与金属层127的下表面156之间的距离。如前所述，相对于
13金属层116、 117、 126、 127可得到不同的距离。然而，若无部分或无全 部的金属层116、 117、 126、 127，则芯片垫101的表面151与表面153 之间的距离相似于引脚171的表面155与表面157之间的距离。
在一实施例中，包括金属层116、 117的芯片垫101的厚度142实质 上相等于一包括金属层126、 127的引脚171的厚度142，且厚度142约 0. 125毫米。在本实施例中，芯片垫101及至少一引脚171突出于封装胶 体108的下表面160的突出距离148约介于0. 025毫米 0. 0625毫米或是 介于0. 03毫米 p. 05毫米。芯片垫101的侧面208的尖端208b实质上齐 平于至少一引脚171的侧面308的尖端308b。在另一实施例中，芯片垫 101及/或至少一引脚171的厚度142可大于或小于0. 125毫米。
当突出距离148占厚度142的一较大的比例时(约20% 50%)，容易 降低封装胶体108中的芯片垫101及/或引脚171的封胶接合力，但却容 易增加表面粘着于印刷线路板上的半导体封装100的可靠度。同时，增加 进行底部蚀刻所需的时间与成本(请参照图6)。因此，可考量前述两个因 素来决定突出距离148占厚度142的比例。
一模盖(mold cap)高度140为介于封装胶体108的上表面164与金属 层116的上表面150之间的距离。相同地，对于一引脚171而言，模盖高 度140为介于封装胶体108的上表面164与金属层126的上表面154之间 的距离。模盖高度140通常够大，而足以使芯片102与导线104包覆在封 装胶体108中。在一实施例中，模盖高度140约介于0. 4毫米至1毫米(例 如0.675毫米)，而且，只要模盖高度140足以使封装胶体108包覆芯片 102与导线104即可。封装胶体108的位于芯片垫101的凹穴111内的部 分可将芯片102固定在凹穴底部112的中心部分112a(如图1所示)。换言 之，芯片102可配置于基底202的上表面212的中心区212a(如图2所示)。
在图1与图2中，距离206为中心部分112a(或中心区212a)相对于 金属层116的上表面150的深度。距离204为凹槽112b(或凹槽212b)相 对于金属层116的上表面150的深度。在一些实施例中，距离206约为55 % 80%的距离204，但距离206并不限于此范围。在一实施例中，距离 206约为0. 065毫米，距离204约为0. 095毫米。距离204与距离206可 大于或小于前述数值，只要距离204与距离206小于芯片垫101的厚度142一特定数值，例如0.01毫米。较佳地，中心部分112a(或中心区212a)与 凹槽112b(或凹槽212b)是以蚀刻的方式形成(请参照图5)，而非以电镀的 方式在周边区114(或凸起部213)进行增层。相较于蚀刻工艺，电镀工艺 的成本较高且需耗费较长的时间，且关于蚀刻工艺的部分在图5中将有详 尽地介绍。
由将芯片102配置在凹穴底部112 (基底202的上表面212)上，可使 芯片102的上表面相对于金属层116的上表面150降低距离206，或是相 对于各引脚171上的金属层126的上表面154降低距离206。因此，可降 低模盖高度140，以薄化半导体封装100。此外，可使芯片102的下表面 更接近金属层117的下表面152(两者间距縮短了距离206)。因此，可加 强芯片102所产生的热传导至芯片垫101的导热效率。
请同时参照图1、图2与图3，高度差146为通过中心部分112a(或中 心区212a)的最高点的一平面166与封装胶体108的下表面160之间的距 离。封装胶体108的下表面160基本上符合(至少接近)封装胶体108的位 于凹槽112b(或凹槽212b)的下表面。在某些实施例中，高度差146约介 于0.02毫米至0.04毫米之间，但高度差146并不限于此范围。在某些实 施例中，金属层116的上表面150可位于平面166的上约0. 05毫米至O. 08 毫米的处，但金属层116的位置并不限于此。而且，芯片垫101的侧面208 的尖端208b以及至少一引脚171的侧面308的尖端308b可位于平面166 的下。高度差146与尖端208b、 308b相对于平面166的位置皆可通过蚀 刻工艺来加以控制，例如通过一顶侧蚀刻工艺(请参照图5)。
距离144为封装胶体108的侧面162至任一引脚171的侧面308的最 短距离。在图1的实施例中，距离144为最左侧的外引脚171A的尖端308b 至侧面162的距离。在某些实施例中，距离144约介于0. 1毫米至0. 3毫 米，但距离144并不限于此。封装胶体108的位于最左边的外引脚171A 的左侧的部分以及封装胶体108的位于最右边的外引脚171B的右侧的部 分可避免在切割外引脚171A、 171B(如图6)以及在使用半导体封装100时 剥离。
引脚间距145(亦可视为电极间距)为二相邻引脚171的中心点的间 距。在某些实施例中，引脚间距145约介于0.35毫米至0.55毫米，但引
15脚间距145不限于此。再者，可通过蚀刻工艺来控制引脚间距145，例如 利用一顶侧蚀刻工艺(如图5所示)。
在图3中， 一保护层310实质上覆盖至少一引脚171的下倾斜部308a。 在前述中，"实质上"代表保护层310覆盖至少一引脚171的下倾斜部 308a，以充分保护下方金属免于受到氧化、湿气以及其它外界环境因素的 影响，进而满足封装的需求。封装胶体108实质上覆盖上倾斜部308c(或 侧面308的位于尖端308b以上的部分)，但未完全覆盖下倾斜部308a(或 侧面308的位于尖端308b以下的部分)，或至少未覆盖下倾斜部308a的 从封装胶体108的下表面160延伸而出的部分。因此，除了位于引脚171 的下表面157的保护金属层127 (如图1所示)以外，保护层310可保护下 方金属(通常为铜或铜合金)免于(或减少)受到氧化或腐蚀的影响。 一相似 的保护层可配置于芯片接垫101的下倾斜部208a(或是侧面208的位于尖 端208b下方的部分)。在图2中， 一保护层210实质上覆盖芯片垫101的 下倾斜部208a。保护层210以及在芯片垫101的下表面153上的保护金属 层117(如图1所示)足以保护芯片垫101的下方金属，进而满足封装的需 求。
在一实施例中，保护层210、 310可包括一金属层。金属层包括至少 一锡层、 一镍层与一金层。另外，金属层可包括一具有二种或二种以上的 前述金属的合金层。金属层可藉由浸渍法、电镀法、无电镀法或其它适合 的方法附着在下倾斜部208a、 308a上。
在其它实施例中，保护层210、 310包括一焊接材料。焊接材料包括 一焊锡膏。焊锡膏可选择性地配置于下倾斜部208a、 308a上，同时，保 护金属层117、127(无焊锡膏)实质上覆盖芯片垫101的下表面153以及至 少一引脚171的下表面157。在前述中，"实质上"代表保护金属层117、 127覆盖下表面153、 157，以保护下方金属免于受到氧化、湿气与其它外 界环境因素的影响，进而满足封装的需求。保护金属层117、 127亦于蚀 刻工艺中保护下方金属(如图5所示)。另外，焊锡膏可配置于下倾斜部 208a、 308a以及下表面153、 157上。然后，干燥或固化焊锡膏。另外， 可回焊(reflow)并固化焊锡膏，以形成一焊接材料凸块。
在其它实施例中，保护层210、 310可包括一有机保焊剂(organicsolderability preservative, 0SP)层。使有机保焊剂层附着在下倾斜部 208a、 308a上的方法包括浸渍法或漂洗一有机溶液的方式或其它适合的工 艺。有机溶液中的有机材料包括 一 咪唑基材料(imidazole-based material)。有机保焊剂层可选择性地配置于下倾斜部208a、 308a，或选 择性地配置于芯片垫101的下表面153或至少一引脚171的下表面157上。 若有机保焊剂层是配置在下表面153、 157上，则不需多一道移除有机保 焊剂层的工艺，因为在焊接芯片垫101与至少一引脚171至一印刷线路板 时，有机保焊剂层在到达焊接温度时就会挥发。
使用一焊接材料及,/或一有机材料作为保护层210、 310的原因至少有 二个。第一，焊接材料或有机材料的成本少于金属(例如镍、金、锡)。第 二，焊接材料或有机材料可直接形成在芯片垫101与至少一引脚171上， 而不需使用电镀或无电镀工艺，因此，保护层210、 310的工艺较为简化。
图4绘示本发明的一实施例的一金属载板400的一部分的上视图。金 属载板400的形成方式如图5所示。金属载板400包括一基底402，基底 402具有一从基底402向外延伸的中心凸起部404。在前述中，"中心"代 表中心凸起部404的位置接近金属载板400的中心部分(如图4所示)。图 4的中心凸起部404的位置也可以改变，例如可位于金属载板400的边缘。 图4中的中心凸起部404是完全围绕基底402，此外，在其它实施例中， 中心凸起部404可以是部分围绕基底402。多个周边凸起部406配置在基 底402的周围。图4中的周边凸起部406完全围绕基底402，但是，在其 它实施例中，周边凸起部406可以是部分围绕基底402。 一角落周边凸起 部408配置于金属载板400的一角落，角落周边凸起部408的形状及/或 尺寸不同于其它的周边凸起部406。角落周边凸起部408可为一识别标记 (recognition mark),其可于表面粘着时帮助封装体定位。
金属载板400的画剖面线的部分(中心凸起部404、周边凸起部406、 角落周边凸起部408)尚未蚀刻，因此，这些部分突出于金属载板400的其 它部分(包括基底402)，前述金属载板400的其它部分已从顶侧被蚀刻过 (如图5所示)。在一实施例中，周边凸起部406排成至少三排并配置在基 底402的至少一侧。请参照图6，在底侧蚀刻工艺(bottom side etching) 之后，分离基底402与周边凸起部406以形成芯片垫101与引脚171 (如图1至图3所述)。因为周边凸起部406毋须连接至一导线架的一可拋弃部分 (如同四方扁平无引脚的导线架)，故相较于已知的四方扁平无引脚工艺，
图5与图6的工艺较容易制得二排或二排以上的引脚171。
在一实施例中，在底侧蚀刻之后(如图6所示)，中心凸起部404包括 一接地区，其通过导线(例如导线104)电性连接至芯片(例如芯片102)。 接地区可完全围绕基底402。另外，接地区也可以包括一个或多个部分围 绕基底402的接地段。中心凸起部404可包括一电源区，其电性连接至芯 片102，且电源区可包括一个或多个电源段。在一实施例中， 一接地段可 为中心凸起部404的一第一部分404a，且一电源段可为中心凸起部404 的一第二部分404b。在本实施例中，基底402的一连接接地段404a的第 一部份可分离于基底402的一连接电源段404b的第二部分。可通过蚀刻 工艺、切割工艺或其它适合的工艺来物理性地分离基底402的第一部分与 第二部分(例如沿虚线410分离基底402的第一部分与第二部分)。
必须了解的是，关于图4中的金属载板400也可以另一种方式来描述。 举例来说，金属载板400包括一芯片承载区402与一周边区404。多个周 边凸块406可配置于芯片承载区402周边。或者是，金属载板400可包括 --邻近于基底402的凸起部404。
图5绘示本发明一实施例的一金属载板500的工艺剖面图。 一第一光 阻层506形成于一铜板501的一上表面502，且一第二光阻层508形成于 铜板501的一下表面504。光阻层506、 508的形成方法包括涂布、印刷或 是其它适合的形成方法。选择部分的光阻层506、 508进行曝光显影，以 在铜板501上形成第一外露区510与第二外露区512。可利用一掩膜(未绘 示)来进行光化学反应，以定义光阻层506、 508。
然后，第一金属层514形成在外露区510上，且第二金属层516形成 在外露区512上。金属层514、 516相同于前述提及的金属层116、 117、 126、 127。之后，剥除光阻层506、 508。接着，蚀刻铜板510的上表面 502的未覆盖金属层514的多个区域518，以形成前述的中心区212a、中 心凸起部213以及周边凸起部406。或者是，蚀刻区域518可形成前述的 芯片承载区402与周边凸块406，以作为金属载板500的一部分。蚀刻工 艺例如为顶侧蚀刻工艺。
18金属载板500包括多个相互连接的部分，例如部分500a与部分500b。 各部分包括前述的中心区212a、中心凸起部213以及周边凸起部406。
图6绘示本发明一实施例的半导体封装100的工艺剖面图。在金属载 板500的各部分(例如部分500a、500b)的一中心区212a(或芯片承载区402) 上贴附一芯片102。各芯片102可通过前述的一粘着层(未绘示)贴附至金 属载板500上。各芯片102通过导线104电性连接至周边凸起部406 (或周 边凸块406)。然后， 一封装胶体108形成在各芯片102以及各周边凸起部 406上。封装胶体108可包括一合成树脂(synthetic resin)，且其形成方 法包括压模法(molding method)，例如转移成型(transfer molding)。接 着，蚀刻金属载板500的下表面的未覆盖金属层516的多个区域620，以 分离周边凸起部406以及中心凸起部213，并形成前述引脚171与芯片垫 101。蚀刻工艺例如为底侧蚀刻工艺。引脚171与芯片垫101形成于各互 连且共享封装胶体108的封装体中(例如互连的封装体600a、 600b)。利用 切割的方式将互连的封装体600a、 600b分离成半导体封装100a、 100b。 切割的方法例如为锯切(sawing),其可使半导体封装100a、 100b具有实 质上垂直的侧面。
图7绘示本发明一实施例的一包括多个叠层芯片的半导体封装100的 工艺剖面图。贴附一第一芯片102a至一金属载板500的各部分(例如部分 500a、 500b)的一中心区212a(或芯片承载区402)。各第一芯片102a通过 一前述的粘着层(未绘示)粘着至金属载板500。然后，各第一芯片102a 可通过多条导线104a电性连接至一中心凸起部213 (或周边区404)的至少 一部分。在另一实施例中，各第一芯片102a电性连接至一个或多个周边 凸起部406。
然后，在各第一芯片102a的上表面上配置一连接层700。 一第二芯片 102b由连接层700配置于各第一芯片102a的上表面上。各第二芯片102b 通过多条导线104b电性连接至周边凸起部406。在另一实施例中，各第二 芯片102b电性连接至至少部分的中心凸起部213。周边凸起部460与中心 凸起部213的与第二芯片102b电性连接的部分电性独立于周边凸起部460 与中心凸起部213的与第一芯片102a电性连接的部分。
之后，封装胶体108形成在各组叠层芯片102a、 102b上以及各周边凸起部406上。接着，蚀刻金属载板500的下表面的未覆盖金属层516的 区域620，以分离周边凸起部406与中心凸起部213，并形成前述引脚171 与芯片垫101。引脚171与芯片垫101可形成在各互连且共享封装胶体108 的封装体中(例如互相连接的封装体600a、 600b)。利用切割的方式将互连 的封装体600a、 600b分离成半导体封装100a、 100b。
在一实施例中，连接层700例如为一粘着层。粘着层例如为一导电材 料或一不导电材料(例如一不导电的环氧树脂)。粘着层例如为一液态粘着 层或一膜状粘着层(例如一双面胶带)。粘着层亦可为一导线上薄膜型的粘 着层(film-on-wire adhesive layer),其特性相似于膜状粘着层但具有
较大的厚度。
在一实施中，芯片102b延伸过芯片102a的周边。使用导线上薄膜型 的粘着层的优点为此种粘着层厚度较大，因此，当芯片102b粘着至此种 粘着层上时，可使芯片102a、 102b之间保持一较大的间距，而利于将导 线104a连接至芯片102a。若是未使用导线上薄膜型的粘着层，则连接层 700除了包括液态粘着层及/或膜状粘着层之外，还包括一分隔组件。分隔 组件是用来分隔芯片102a、 102b并增加芯片102a、 102b之间的间距，以 利于将导线104a连接至芯片102a。
如前所述，可由将芯片102配置于凹穴底部112(或基底202的上表面 212)上的方式来减少半导体封装100的厚度。对于图7中的具有叠层芯片 的半导体封装100而言，利用凹穴111所提供的额外空间来薄化半导体封 装100相当重要。此外，芯片叠层的顺序亦相当重要。举例来说，在图7 中，芯片102b延伸过凹穴111并部分覆盖芯片垫101的周边区114，因此， 芯片102b不能配置在凹穴底部112上。然而，芯片102a的尺寸较小，故 可配置于凹穴底部112上。在本实施例中，当芯片102a的高度加上连接 层700的高度够大，而足以在配置于周边区114的金属层116的上表面(导 线104a)上形成一足够的间距时，芯片102b可配置在芯片102a的顶部。
图8绘示本发明一实施例的半导体封装100的工艺以及表面粘着半导 体封装100的工艺的剖面图。如前所述，引脚171与芯片垫101形成于各 互连且共享封装胶体108的封装体中(例如互连的封装体600a、 600b)。在 本实施例中， 一焊锡膏802覆盖至少一引脚171的一倾斜蚀刻区308a与一金属层127的一下表面156，其中金属层127配置于引脚171的下表面 157上。接着，固化焊锡膏802形成一焊料接合部802，以应用于之后的 表面粘着工艺中。焊锡膏800可覆盖芯片垫101的一倾斜蚀刻区208a以 及芯片垫101的一金属层117的一下表面152。由切割的方式，可将互连 的封装体600a、 600b分割成封装体100a、 100b。
在表面粘着封装体100a时，回焊焊料接合部800、 802，以形成液态 焊料块804、 806。接着，使液态的焊料块804、 806接触一印刷线路板808， 并固化液态的焊料块804、 806。焊料接合部800、 802具有足够的焊料， 因此，当回焊焊料以及表面接合封装体100a时，焊料可作为一保护层， 以保护倾斜蚀刻区208a、 308a。
除了使用焊料作为保护层，图8的表面粘着工艺还有一个优点就是可 由回焊焊料接合部800、 802的方式表面粘着封装体100a。前述优点可在 表面粘着封装体100a时，省去已知技术需在印刷线路板808上另外形成 焊锡膏的步骤。
图9绘示本发明一实施例的半导体封装100的工艺以及其表面粘着工 艺的剖面图。在本实施例中，封装体100不具有用以表面粘着的焊料接合 部800、 802。 一保护层(例如前述的有机保焊剂层)覆盖芯片垫101的一倾 斜蚀刻区208a以及至少一引脚171的一倾斜蚀刻区308a。接着，配置焊 锡膏900于印刷线路板908上，以预备进行封装体100的表面粘着工艺。 在表面粘着封装体100之后，回焊焊锡膏，然后，固化成焊料块902以将 封装体100粘着至印刷线路板908。
如前所述，当表面粘着封装体IOO以及回焊焊料时，焊料可作为一保 护层，以保护倾斜蚀刻区208a、 308a。
图10绘示本发明一实施例的一金属载板1000的一部份的上视图，金 属载板1000包括一标记凸块1008与多个扩大周边凸块1010。金属载板 100的形成方式如图5所示。金属载板1000包括一芯片承载区1002。芯 片承载区1002包括一周边区1004。在图10中，周边区1004完全围绕芯 片承载区1002，但是，在其它实施例中，周边区1004也可以是部分围绕 芯片承载区1002。在图10中，部分的金属载板1000可在金属载板1000 中有不同的配置方式，其包括加宽金属载板1000的边缘。多个周边凸块
211006配置在一围绕芯片承载区1002的引脚置放区1001内。虽然图10中 的周边凸块1006与引脚置放区1001是完全围绕芯片承载区1002，但是， 在其它实施例中，周边凸块1006与引脚置放区1001也可以是部分围绕芯 片承载区1002。标记凸块1008与扩大周边凸块1010可配置于引脚置放区 1001的角落(如图IO所示)，或是配置于引脚置放区1001的其它区域。
金属载板1000的画有斜线的部分(即周边区1004、周边凸块1006、 标记凸块1008以及扩大周边凸块1010)未被蚀刻，故突出于金属载板1000 的其它部分(包括芯片承载区1002)，前述金属载板1000的其它部分已被 顶侧蚀刻处理过(请见图5)。如图4所述，周边凸块1006排列成至少三排， 并配置在芯片承载区1002的至少一侧。
图ll绘示图10的实施例的半导体封装1100的剖面图。图11为图10 在经过底侧蚀刻(如图6所示)之后沿A-A线段的剖面图。芯片承载区1002、 周边凸块1006、标记凸块1008以及扩大周边凸块1010彼此分离，并形成 芯片垫101、引脚171、 一标记引脚1108与多个扩大引脚1110。芯片垫 101与引脚171如图1至图3所述。除了标记引脚1108与扩大引脚1110 的形状及/或尺寸可能不同于引脚171之外，标记引脚1108与扩大引脚 1110的特性与引脚171的特性相似。此外，标记引脚1108的形状及/或尺 寸可能不同于扩大引脚1110的形状及/或尺寸。由于标记引脚1108的形 状及/或尺寸可能不同于扩大引脚1110以及其它引脚171的形状及/或尺 寸，标记引脚1108可做为一辨认标志，以解决表面粘着时封装体的对位 问题。或者，由于引脚1108、 1110的结构类似，因此，半导体封装1100 包括一独立的辨认标志，例如一形成在封装胶体108或芯片垫101上的标 志。半导体封装1100的其它特征则如同图1至图3对于半导体封装100 的描述。必须了解的是，多个芯片102可叠层在半导体封装1100中(如图 7所述)。
在一实施例中，标记引脚1108的一下表面1118的一表面积大于其它 引脚171的一下表面157的一平均表面积至少50%。再者，扩大引脚1110 的一下表面1120的一平均表面积大于其它引脚171的一下表面157的一 平均表面积至少50% (例如1. 5倍、2倍或3倍)。如图10所示，标记引 脚1108与扩大引脚1110配置在引脚置放区1001的角落。当进行表面粘着工艺时，下表面1118及/或下表面1120具有较多的面积，而有助于将 扩大引脚1110及/或标记引脚1108通过焊料粘着至印刷线路板。由于封
装胶体108与引脚1108、 1110的热膨胀系数不同，以致于半导体封装1100 的角落的应力最大，而下表面1118及/或下表面1120具有较多的面积可 增加位于半导体封装1100的角落的焊料接点的强度。这可降低焊料接点 断裂的可能性，进而增加表面粘着的可靠度。
在一实施例中，标记引脚1108的下表面1118实质上为圆形，且各扩 大引脚1110的下表面1120实质上为方形。或者是，标记引脚1108的下 表面1118实质上为方形，且各扩大引脚1110的下表面1120实质上为圆 形。在本实施中，"实质上"是指下表面1118、 1120毋须为标准的方形或 圆形。举例来说，各扩大引脚1110的下表面1120主要为方形，但角是圆 形的而非直角。下表面1118、 1120包括不均匀或粗糙的表面(具有微小尖 端的表面，且这些微小尖端分别从引脚1108、 1110的中心向外延伸)。
必须了解的是，也可以其它的方式描述图10中的金属载板1000。举 例来说，金属载板1000可包括一基底1002与一邻近基底1002的凸起部 1004。凸起部1004亦可为一中心凸起部1004。多个周边凸起部1006、标 记凸块1008以及扩大凸块1010配置于基底1002周边。
图12绘示本发明一实施例的具有一芯片承载区1202的一金属载板 1200的局部上视图，其中芯片承载区1202包括一周边区1204。部分的金 属载板1200相似于前述的实施例，例如图4至图10的实施例。金属载板 1200的部分形成方式相似于前述的实施例，例如图5的实施例。在本实施 例中，因为周边区1204是分成多个部分，所以周边区1204是部分围绕芯 片承载区1202的内侧。周边区1204包括一个或多个分开的子周边区(例 如子周边区1204A、 1204B、 1204C、 1204D、 1204E)。
在金属载板1200的上视图中画有斜线的部分(子周边区1204A、 1204B、 1204C、 1204D、 1204E、周边凸块1206、标记凸块1208与扩大周 边凸块1210)是未蚀刻的部分，故突出于金属载板1200的其它部分(包括 部分的芯片承载区1202)，其中金属载板1200的其它部分是已受到顶侧蚀 刻(如图5所述)的部分。在本实施例中，顶侧蚀刻包括移除部分金属载板 1200，以分离子周边区1204A、 1204B、 1204C、 1204D、 1204E的上部。图13绘示本发明一实施例的图12的金属载板1200的局部下视图。 金属载板1200的下视图中画有斜线的部分是表示金属载板1200的下表面 的覆盖有金属层516的部分。金属层516可在底侧蚀刻的工艺中保护芯片 承载区1202、子周边区1204A、 1204B、 1204C、 1204D、 1204E、周边凸块 1206、标记凸块1208与扩大周边凸块1210 (如图6所述)。
图14绘示本发明一实施例的具有一接地区1470的一半导体封装的工 艺剖面图。半导体封装的部分工艺相似于前述实施例，例如图5与图6的 实施例。部分的半导体封装相似于前述实施例，例如图1、图2、图3与 图11的实施例。一芯片102粘着至一金属载板1499的二部分1475a、1475b 的芯片承载区1402。然后，使芯片102电性连接至周边凸块1406与一分 段的周边区1404。金属层1416所覆盖的区域相当于图13的金属层516 所覆盖的区域，前述区域包括芯片承载区1402的部分下表面。芯片承载 区1402的被金属层1416覆盖的下表面包括分段的周边区1404的下表面。 但是，金属载板1499的下表面的多个无保护区(unprotected area) 1420 未被金属层1416覆盖。无保护区1420包括金属载板1499的连接于分段 的周边区1404之间的下方部分。
然后，蚀刻无保护区1420，以分离芯片承载区1402(包括分段的周边 区1404)以及周边凸块1406，并形成芯片垫1401以及前述的引脚171。蚀 刻工艺可参考前述的底部蚀刻工艺。部分的芯片垫1401相似于前述实施 例，例如图1至图3的芯片垫101。芯片垫1401包括前述基底202与凸起 部213，其中凸起部213邻近于基底202。凸起部213可包括接地区1470， 其中芯片102可通过导线104电性连接至接地区1470。接地区1470包括 一个或多个接地段，其配置于基底202周边。举例来说， 一接地段1470A 邻近于基底202的一第一侧，且另一接地段(未绘示)邻近于基底202的一 第 一 侧
在一实施例中，凸起部213的上表面151包括接地段1470A的上表面 1471。在一实施例中，大体上上表面1471为金属导体，且可作为与芯片 102电性连接的导线104的一接地连接区。
间距1496为接地区1470的中心与相邻的引脚171的间距。在一些实 施例中，间距1496约介于0.35毫米至0.55毫米之间，但间距1496不限
4于此。间距1496可利用蚀刻工艺来加以控制，例如通过一顶侧蚀刻工艺(如
图5所述)。
在一实施例中，当下表面253完全电性连接至地时，接地段1470A的 下表面1472相当于凸起部213的下表面253。下表面1472的表面积大于 引脚171的下表面157的平均表面积至少三倍，举例来说，下表面1472 的表面积可大于下表面157的平均表面积三倍、五倍、十倍或二十倍。
在一实施例中，凸起部213的上表面151的表面积大于引脚171的下 表面157的平均表面积至少三倍，举例来说，上表面151的表面积可大于 下表面157的平均表面积三倍、五倍、十倍或二十倍。
引脚171与芯片垫101可形成在各互连且共享封装胶体108的封装体 中(例如互连的封装体1480a、 1480b)。由切割的方式，可将互连的封装体 1480a、 1480b分割成封装体1400a、 1400b，如同图6的工艺。必须要了 解的是，多个芯片102可叠层在半导体封装1400中，且叠层的方式如图7 所述。
相较于完全围绕芯片的接地环，部分围绕芯片的接地段的优点在于接 地段在封装体中所占的空间较小。举例来说，这可缩小封装体的尺寸及/ 或利用省下的空间来增加封装体中引脚的数量。
图15绘示本发明一实施例的部分的金属载板1500的上视图，其中金 属载板1500包括多个扩大周边凸块1505与一芯片承载区1502，芯片承载 区1502包括一周边区1504。部分的金属载板1500相似于前述实施例，例 如图4、图10与图12。金属载板1500的部分工艺相似于前述工艺，例如 图5。在本实施例中，周边区1504完全围绕芯片承载区1502的内侧。
在金属载板1500的上视图中画斜线的部分(周边区1504、扩大周边凸 块1505、周边凸块1506、标记凸块1508以及扩大周边凸块1510)是未被 蚀刻的部分，因此，其突出于金属载板1500的其它部分(包括芯片承载区 1502)。
图16绘示本发明一实施例的图15的金属载板1500的局部下视图。 金属载板1500的下视图中画斜线的部分代表金属载板1500的下表面的覆 盖金属层516的部分。金属层516保护芯片承载区1502、周边区1504、 扩大周边凸块1505、周边凸块1506、标记凸块1508以及扩大周边凸块
251510，以避免受到底侧蚀刻的影响(如图6所述)。
图l7绘示本发明一实施例的半导体封装1700的工艺剖面图，其中半 导体封装1700包括一接地区1770与一电源区1790。半导体封装1700的 部分工艺相似于前述实施例，例如图5、图6与图14的实施例。部分的半 导体封装1700相似于前述实施例，例如图1至图3、图11与图14。 一芯 片102粘着至一金属载板1799的部分1775a、 1775b的芯片承载区1702。 然后，将芯片102电性连接至扩大周边凸块1705、周边凸块1706以及周 边区1704。金属层1716覆盖的区域相当于图16的金属层516覆盖的区域， 且金属层1716不覆盖无保护区1720。
接着，蚀刻无保护区1720，以分离芯片承载区1702 (包括周边区 1704)、扩大周边凸块1705与周边凸块1706，并形成芯片垫1701、电源 区1790以前述的多个引脚171。蚀刻工艺可参考前述的底侧蚀刻工艺。部 分的芯片垫1701可相似于前述实施例，例如图1至图3中的芯片垫101。 芯片垫1701包括前述基底202与凸起部213，凸起部213相邻于基底202。 凸起部213包括一接地区1770，其中芯片102通过导线104电性连接至接 地区1770。
在一实施例中，接地区1770完全围绕基底202。电源区1790包括一 个或多个电源段，其部分地围绕基底202以及接地区1770。举例来说，一 电源区1790A可邻近于接地区1770的一第一侧，且另一接地区(未绘示) 可邻近于接地区1770的一第二侧。间距1794为接地区1770的中心与相 邻于接地区1770的电源区1790之间的间距。间距1796为接地区1770的 中心与相邻的引脚171之间的间距。在一些实施例中，间距1794、 1796 约介于O. 35毫米至0. 55毫米之间，但间距1794、 1796不限于此。间距 1794、 1796实质上相同。在本实施例中，"实质上"代表在间距1794、 1796 的工艺的容忍范围内，间距1794、 1796相同。可用蚀刻的方式来控制间 距1794、 1796，例如由如图5所述的一顶侧蚀刻工艺。
在一实施例中，接地区1770的上表面1771实质上为一金属导体，且 其相当于电性连接芯片102的多条导线104的一接地连接区。接地连接区 相当于一接地环。相似地，在一实施例中，电源区1790的上表面1791为 一金属导体，且其对应于电性连接芯片102的多条导线104的一电源连接区。在一实施例中，电源区1790的下表面1792的表面积大于引脚171的 下表面157的平均表面积至少三倍，举例来说，下表面1792的表面积可 大于下表面157的平均表面积三倍、五倍、十倍或二十倍。
在一实施例中，接地区1770与电源区1790彼此电性独立。或者是， 接地区1770与电源区1790通过一表面粘着组件1798而相互电性连接。 表面粘着组件1798可为一去耦合电容组件(decoupling capacitor),去 耦合电容组件是用来降低电源供应的噪声(power supply noise)。在形成 封装胶体108于金属载板1799上之前，表面粘着组件1798可连接至接地 区i770与电源区1790，如图6所述。
引脚171与芯片垫1701可形成在各互连且共享封装胶体108的封装 体中(例如互连的封装体1780a、 1780b)。由切割的方式，可将互连的封装 体1780a、 1780b分割成封装体1700a、 1700b，如图6所述。必须要了解 的是，多个芯片102可叠层在半导体封装1700中，叠层芯片102的方式 如图7所述。
使用一电源段作为多个电源接点的优点是一电源段可在占用封装体 中较小的空间的情况下电性连接相同数量的相邻引脚。若多个引脚171是 作为电源连接，而非作为一电源段，则一介于引脚171之间的引脚间距 145(如图1至图3所述)将不适用在额外的引脚171。此外，相较于一完全 环绕芯片的电源环，多个电源段的优点在于其仅部分地环绕芯片，故电源 段所占用的封装体内的空间较小。因此，电源段例如可縮小封装体的体积 及/或利用电源段所省下的空间来增加封装体中的引脚的数量。
图18绘示本发明一实施例的一金属载板1800的部分上视图，金属载 板1800包括一芯片承载区1802，芯片承载区1802包括多个部分1802A、 1802B、 1802C。部分的金属载板1800相似于前述实施例，例如图4、图 10、图12与图15。金属载板1800的部分工艺如前所述，例如如图5所述。 虚线1820、 1821、 1822代表芯片承载区1802的多个部分1802A、 1802B、 讓C的边界。以底侧蚀刻的方式分离部分画A、 l薩、l匿，例如 图6所述。在本实施例中，由于周边区1804分成多段，因此周边区1804 是部分地围绕芯片承载区1802的内侧。周边区1804包括一个或多个子周 边区(例如本实施例的子周边区1804A、 l画、腿C)。金属载板1800的上视图中画斜线的部分(周边区1804、周边凸块 1806、标记凸块1808与扩大周边凸块1810)代表金属载板1800的未被蚀 刻的部分，因此，其突出于金属载板1800的其它的部分(包括部分的芯片 承载区1802)，前述金属载板1800的其它的部分已从顶侧被蚀刻过，蚀刻 工艺如图5所示。
或者是，芯片承载区1802的周边区1804实质上共平面于芯片承载区 1802。在本实施例中，"实质上"代表在制作周边区1804与芯片承载区 1802的工艺的容忍范围内，周边区1804与芯片承载区1802共平面。周边 区1804与芯片承载区1802共平面的程度可由一顶侧蚀刻工艺来加以控 制，顶侧蚀刻工艺如图5所示。
图19绘示本发明一实施例的图18的金属载板1800的局部下视图。 金属载板1800的下视图中画斜线的部分代表金属载板1800的下表面的覆 盖金属层516的部分，如图5所述。金属层516保护芯片承载区1802、周 边区1804、周边凸块1806、标记凸块1808与扩大周边凸块1810免于受 到底侧蚀刻(如图6所述)的影响。
图20绘示本发明一实施例的一半导体封装2000的工艺的剖面图，其 中半导体封装2000包括一芯片垫2001，其包括分离的部分2001A与部分 2001B。半导体封装2000的工艺相似于前述实施例，例如图5、图6、图 14与图17的实施例。半导体封装2000的结构相似于前述实施例，例如图 l至图3、图ll、图14与图17的实施例。 一芯片102粘着至一金属载板 2099的部分2075a、 2075b的芯片承载区2002。芯片承载区2002的第一 部份2002A与第二部分2002B的分界如图18所述。第一部份2002A包括 一分段的周边区2004A，第二部分2002B包括一分段的周边区2004B。然 后，芯片102电性连接至分段的周边区2004A、分段的周边区2004B以及 周边凸块2006。金属层2016所覆盖的区域相当于图19的金属层516所覆 盖的区域。芯片承载区2002的下表面的被覆盖的部分包括分段的周边区 2004A、 2004B的下表面。然而，金属层2016并未覆盖金属载板2099的下 表面的多个无保护区2020。无保护区2020包括金属载板2099的连接芯片 承载区2002的第一部份2002A至第二部分2002B的区域。
然后，蚀刻无保护区2020，以分离第一部分2002A、第二部分2002B与周边凸块2006，并形成芯片垫2001的第一部分2001A、第二部分2001B 与前述的引脚171。蚀刻工艺可参考前述的底侧蚀刻工艺。在一实施例中， 各第一部分2001A与第二部分2001B的下表面实质上为多边形。多边形包 括至少三个角。多边形包括三角形、正方形与矩形，但不以此为限。第一 部份2001A的形状可不同于第二部分2001B的形状。在本实施例中，"实 质上"是表示各第一部分2001A与第二部分2001B的下表面毋须为标准的 多边形。举例来说，各第一部分2001A与第二部分2001B的下表面包括不 均匀或粗糙的表面，其中粗糙的表面具有多个微小凸起，这些微小凸起可 分别从第一部分2001A与第二部分2001B的中心向外延伸。
芯片垫2001的结构相似于前述实施例，例如图1至图3的芯片垫101。 各芯片垫2001包括前述基底202与邻近基底202的凸起部213。在一实施 例中，第一部分2001A的凸起部213A包括一接地区2070，芯片102通过 多条导线104电性连接至接地区2070。接地区2070部分地围绕基底202A。 第二部分2001B的凸起部213B包括一电源区2090，芯片102通过多条导 线104电性连接至电源区2090。电源区2090部分地围绕基底202B。
距离2095为第一部分2001A与第二部分2001B之间的间距。在一些 实施例中，距离2095约介于0. l毫米至O. 3毫米之间，但不限于此。可 藉由蚀刻的方式来控制距离2095，例如利用一顶侧蚀刻工艺，如图5所述。
在一实施例中，接地区2070的下表面2072的表面积大于引脚171的 下表面157的平均表面积至少三倍，例如大于引脚171的下表面157的平 均表面积三倍、五倍、十倍或二十倍。同样地，电源区2090的下表面2092 的表面积大于引脚171的下表面157的平均表面积至少三倍，例如大于引 脚171的下表面157的平均表面积三倍、五倍、十倍或二十倍。
在一实施例中，第一部分2001A的一下表面2011的表面积大于引脚 171的下表面157的平均表面积至少三倍，例如至少大于引脚171的下表 面157的平均表面积三倍、五倍、十倍或二十倍。同样地，第二部分2001B 的一下表面2012的表面积大于引脚171的下表面157的平均表面积至少 三倍，例如大于引脚171的下表面157的平均表面积至少三倍、五倍、十 倍或二十倍。
在一实施例中，接地区2070与电源区2090彼此之间电性独立。或者是，接地区2070通过一表面粘着组件2098(如图17所述)电性连接至电源 区2090。
引脚171与芯片垫2001形成于各互连且共享封装胶体108的封装体 中(例如互连的封装体2080a、 2080b)。由切割的方式，可将互连的封装体 2080a、 2080b分割成二封装体2000a、 2000b，如图6所述。必须要知道 的是，芯片102可叠层在半导体封装2000中，如图7所述。
将芯片垫分割成至少一第一部分(作为一接地区)与一第二部分(作为 一电源区)的优点是接地与电源皆可连接至一芯片，且其所占的空间相同 于一接地环所占的空间。而这可减少封装体封装体的体积及/或利用省下
的空间来增加配置于封装体中的引脚的数量。此外，芯片垫可分成多个部 分，以作为接地区及/或电源区，进而增进封装设计的电性效能。
必须了解的是，图12至图20中的金属载板可以另一方式来描述。举 例来说，图12的金属载板1200包括一基底1202与一邻近基底1202的凸 起部1204。凸起部1204可为一中心凸起部1204。多个周边凸起部1206、 一标记凸起部1208与一扩大凸起部1210可配置于基底1202周边。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所 属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作 些许的更动与润饰，故本发明的保护范围当视权利要求范围所界定的为 准。
权利要求
1、一种半导体封装，包括一芯片垫，包括一第一部分，包括一第一周边区，包括一接地区；一下表面；一第二部分，其分离于该第一部分，该第二部分包括一第二周边区，包括一电源区；一下表面；多个引脚，配置于该芯片垫的周边；一第一半导体芯片，配置于该芯片垫上，并电性连接至该接地区、该电源区与所述引脚；以及一封装胶体，形成于该第一半导体芯片与所述引脚上。
2、 如权利要求1所述的半导体封装，其中各该第一部分的该下表面 与各该第二部分的该下表面为多边形。
3、 如权利要求1所述的半导体封装，其中各该引脚包括具有一第一 表面积的一下表面，该接地区为一接地段，以及该第一部分的该下表面的 一第二表面积大于所述引脚的所述第一表面积的一平均值至少三倍。
4、 如权利要求1所述的半导体封装，其中各该引脚包括具有一第一 表面积的一下表面，电源区为一电源段，且该第二部分的该下表面的一第 二表面积大于所述引脚的所述第一表面积的一平均值至少三倍。
5、 如权利要求1所述的半导体封装，其中该封装胶体覆盖该芯片垫 与所述引脚，并暴露出至少该第一部分的该下表面、该第二部分的该下表 面与所述引脚的该下表面。
6、 如权利要求1所述的半导体封装，其中该芯片垫的各部分还包括 一上表面；一上倾斜部，邻接于该第一部分的该上表面与该第二部分的该上表面；以及一下倾斜部，邻接于该第一部分的该下表面与该第二部分的该下表面，其中，该封装胶体覆盖该第一部分的该上倾斜部与该第二部分的该上 倾斜部，且该第一部分的该下倾斜部与该第二部分的该下倾斜部至少部分 延伸出该封装胶体的一下表面。
7、 如权利要求6所述的半导体封装，其中各该引脚还包括 一上表面；--上倾斜部，邻接各该引脚的该上表面以及 一下倾斜部，邻接于各该引脚的该下表面，其中，该封装胶体覆盖所述引脚的所述上倾斜部，且所述引脚的所述 下倾斜部至少部分延伸出该封装胶体的该下表面。
8、 如权利要求1所述的半导体封装，其中该第一周边区与该第二周 边区至少部分定义出一凹穴，该凹穴具有一凹穴底部，且该封装胶体填满 该凹穴。
9、 一种半导体封装，包括 一芯片垫，包括一基底，包括一上表面与一下表面；一凸起部，邻近于该基底，其中该凸起部包括一上表面；一下表面；其中至少部分的该凸起部为一接地区；一第一侧面，延伸于该凸起部的该上表面与该凸起部的该下表面之 间，且该第一侧面包括一第一尖端；多个引脚，配置于该芯片垫的周边，各该引脚包括具有一第一表面积 的一下表面，以及至少一引脚包括一第二侧面，该第二侧面包括一第二尖一山乂而；一第一电源段，邻近于该凸起部，并包括具有一第二表面积的一下表 面，该第二表面积大于所述引脚的所述第一表面积的一平均值至少三倍； 一半导体芯片，配置于该基底的该上表面，并电性连接至该接地区、该第一电源段与所述引脚；以及一封装胶体，形成在该半导体芯片与所述引脚上，以覆盖该基底的该 上表面、位于该第一尖端上方的该第一侧面的至少一部分以及位于该第二 尖端上方的该第二侧面的至少一部分，并使位于该第一尖端下方的该第一 侧面的至少一部分以及位于该第二尖端下方的该第二侧面的至少一部分 凸出于该封装胶体的一下表面。
10、 如权利要求9所述的半导体封装，其中该接地区围绕该基底。
11、 如权利要求10所述的半导体封装，其中该凸起部的该上表面包括一接地连接区，该接地连接区为一接地环。
12、 如权利要求10所述的半导体封装，还包括一第二电源段，其中该第一电源段邻近于该接地区的一第一侧，以及该第二电源段邻近于该接 地区的一第二侧。
13、 如权利要求9所述的半导体封装，其中至少一引脚与该接地区之 间的一第一间距相等于该第一电源段与该接地区之间的一第二间距。
14、 如权利要求9所述的半导体封装，其中该接地区为一接地段，且 该凸起部的该上表面的一第三表面积大于所述引脚的所述第一表面积的 一平均值至少三倍。
15、 一种半导体封装的制作方法，包括提供一金属载板，其包括一下表面；一上表面，包括一芯片承载区；多个周边凸块，各该周边凸块配置于该芯片承载区的周边并具有一上 表面；一第一金属层，形成在所述周边凸块的所述上表面上； 一第二金属层，形成在该金属载板的该下表面的位于所述周边凸块、该芯片承载区的一第一部分以及该芯片承载区的一第二部分下方的部分上；贴附一第一半导体芯片至该芯片承载区； 电性连接该第一半导体芯片至所述周边凸块；形成一封装胶体于该第一半导体芯片以及所述周边凸块上；以及蚀刻该金属载板的该下表面的未覆盖该第二金属层的部分，以使所述 周边凸块、该芯片承载区的该第一部分以及该芯片承载区的该第二部分彼 此分离而形成多个引脚、 一芯片垫的一第一部分以及该芯片垫的与该第一 部分分离的一第二部分，且各该引脚包括邻近于各该引脚的一下表面的一 倾斜蚀刻区，该芯片垫的各部分包括邻近于各该部分的一下表面的一倾斜 蚀刻区，该芯片垫的该第一部份与该第二部分的所述倾斜蚀刻区以及所述 引脚的所述倾斜蚀刻区至少部分延伸出该封装胶体的一下表面。
16、如权利要求15所述的半导体封装的制作方法，其中该芯片垫的 该第一部分包括一接地区，且该芯片垫的该第二部分包括一电源区。
全文摘要
一种半导体封装包括一芯片垫、多个引脚、一半导体芯片以及一封装胶体。芯片垫包括一第一部分与一第二部分。第一部分包括一第一周边区与一下表面，其中第一周边区包括一接地区。第二部分分离于第一部分，第二部分包括一第二周边区与一下表面，其中第二周边区包括一电源区。引脚配置于芯片垫的周边。半导体芯片配置于芯片垫上，并电性连接至接地区、电源区与引脚。封装胶体形成于半导体芯片与引脚上。本发明更提供一种半导体封装的制作方法。
文档编号H01L23/488GK101540309SQ20091012749
公开日2009年9月23日 申请日期2009年3月13日 优先权日2008年3月14日
发明者张简宝徽, 胡平正, 陈建文 申请人:日月光半导体制造股份有限公司