专利名称：存储器单元结构,存储器件及集成电路的制作方法
技术领域：
本发明是涉及存储器单元结构，运用该存储器单元结构的存储器 件，及具有该存储器件的集成电路。
背景技术：
许多数据处理系统需求嵌入式非易失性存储器，用于储存通过数据 处理系统的其它逻辑部件访问的数据。例如，集成电路可以包括一个或 多个处理电路，用于执行数据处理操作，其中那些数据处理电路耦合至 用于储存通过那些数据处理电路使用的数据的嵌入式非易失性存储器。
然而，例如EEPROM及闪存的常规嵌入式非易失性存储器是昂贵的， 当与被要求用来生产集成电路的其它逻辑部件的标准互补金属氧化物 半导体(CMOS)逻辑工艺相比较，其在制造期间需要额外掩模与工艺步 骤。因此，需要或者对于集成电路的整个管芯使用额外的掩模及工艺步 骤，或者提供芯片外的EEPROM或闪存。
然而，由J Raszka等人在2004年IEEE国际固态电路会议(IEEE International Sol id-State Circuits Conference )中的文章r在O. 13pm
for Security Applications in a 0. 13jiim CMOS Logic Process) J中 描述了一种非易失性嵌入式闪存，其可使用标准CMOS逻辑工艺制成而无 需特殊掩模或额外工艺步骤。这样的闪存的存储器单元的每一个需要比 常规闪存更大的面积，且因此典型将适用于需要适量(而非大量)非易失 性存储器的集成电路中。在这样的实施例中，嵌入式闪存可使用标准 CMOS逻辑工艺制成的事实是非常有益的，因为其将明显地降低制造的复 杂性，并且因此降低制造成本。
图l示意地说明了在上述文章中描述的存储器单元结构的截面。图2 提供图l的存储器单元结构的简化说明。从图1及图2可清楚地看到，该 CMOS非易失性存储器单元结构具有电荷储存在其中的浮置栅极节点 (FG)140、耦合电容器IOO、隧穿电容器130及PMOS读取晶体管120。这两 个电容器用厚氧化物MOS制成以使在该器件的整个使用寿命中泄漏减至最少，并且制成的耦合电容器100具有的电容约为隧穿电容器U0电容的 十至二十倍，从以下对编程(programming)工艺的讨论中将理解这样 做的原因。读取晶体管120也制成为厚氧化物器件。
为了编程该存储器单元结构，在隧穿电容器130的编程端子B 160及 耦合电容器100的编程端子T 150间建立相对较高的电压差，约7至8伏特。 由于耦合电容器100及隧穿电容器130间的电容差，编程偏压的大部分被 施加至隧穿电容器130,导致发生电荷隧穿，穿过隧穿电容器130的栅极 氧化物。此工艺导致电荷被储存在浮置栅极节点140内，该电荷在编程 电压自编程端子150、 160处被移除后仍保持。若用于编程的电压差是通 过将编程端子160置于比编程端子150更高的电压而建立，则在编程操作 期间，将在浮置栅极节点140上建立正电荷，而若相反，相对于编程端 子160，在编程端子150上设置较大的电压，则将在浮置栅极节点140上 建立负电荷。
在编程操作已完成后，储存在浮置栅极节点140中的电荷可使用读 取晶体管120读取。在一个具体实施例中，这可通过在节点nO、 180间 的晶体管120两端设置足以造成该晶体管导通的电位差，之后感测通过 读取晶体管的电流以便检测在浮置栅极节点14 0处储存的电荷(且因此 的电压)来达到。
如先前所述。虽然这样的存储器单元结构使非易失性存储器能使用 标准CMOS制造步骤来制造，但是一个缺点是存储器单元相对较大。在这
比(耦合电容器100的电容对隧穿电容器130的电容的比)，需要该耦合比 来使存储器单元的编程按照以上概述进行。
因此希望获得这样的非易失性存储器的制造益处，但该存储器的单 独的存储器单元结构的尺寸要减小。
发明内容
从第一方面来看，本发明提供一种用于存储器件的存储器单元结
构，其包含具有浮置栅极节点的读取晶体管；连接至该浮置栅极节点 且具有第一编程端子的隧穿电容器；连接至该浮置栅极节点且具有第二
编程端子的耦合电容器叠柱，该耦合电容器叠柱包含至少两个串联地布 置在该浮置栅极节点及该第二编程端子之间的耦合电容器，该耦合电容 器叠柱具有比该隧穿电容器更大的电容；在编程搡作期间，在该第一编程端子及该第二编程端子间建立电压差，以造成发生电荷隧穿通过该隧
穿电容器，以致在该编程操作后，电荷储存在该浮置栅极节点中；并且 在读取操作期间，该读取晶体管被激活以产生指示储存在该浮置栅极节 点中的电荷的输出信号。
依据本发明，堆叠的结构用于耦合电容器。尤其是，耦合电容器叠 柱是由串联布置在浮置栅极节点及第二编程端子间的至少两个耦合电 容器形成的。耦合电容器叠柱具有比该隧穿电容器更大的电容，以便提 供合适的耦合比以使得存储器单元结构的编程能够发生。本发明的发明 人认识到通过采用这样的结构用于存储器单元结构内的耦合电容器，可 能明显地减小存储器单元结构的尺寸，将在下面详细描述为什么会这样 的原因。
在如前参考图l及图2描述的现有技术的非易失性存储器单元结构 中，在编程操作之后，耦合电容器100变成储存在浮置栅极节点140处 的电荷的主要泄漏路径，这是由于当与隧穿电容器130比较时耦合电容 器100的面积相对较大。通过用依据本发明的耦合电容器叠柱，其中至 少两个耦合电容器串联布置在浮置栅极节点及第二编程端子间，替换耦 合电容器100，该叠柱中的每个电容器上的电压降小于现有技术的耦合 电容器IOO上所出现的电压降。因为泄漏电流随着该电容器两端的电压 降呈指数地升高，那么在每个单独的电容器两端的电压降引起泄漏电流 的明显下降。已认识到通过使用耦合电容器叠柱，可观察到泄漏电流的 明显下降，本发明人进一步认识到不再需要将如此多的电荷储存于浮置 栅极节点中，因为凡是在编程操作期间置于该处的电荷将会不那么快地 放电，且因此读取晶体管将仍能正确地感测储存状态达与图1和图2的 现有技术器件一样长的时间，但在编程操作后具有较少的初始电荷。
已经认识到在编程操作期间不再需要将如此多电荷置于浮置栅极 节点140中，本发明的发明人接着认识到不再需要这样大的耦合比，即 耦合电容器叠柱的电容将不需要与现有技术的耦合电容器IOO的电容一 样大。为了用堆叠的布置替换单个电容器，叠柱中的单独的电容器通常 需要具有比被替换的单个电容器更大的电容(因为为了达到与被替换的 单个电容器的电容相同的总电容，需要更大的电容器进行串联)。然而， 考虑到上面实现了耦合比的减少，且因此的耦合电容器叠柱的整体电容 的减少，本发明的发明人认识到在许多情况下耦合电容器叠柱将有可能被构造为比现有技术的耦合电容器ioo占用更少的面积，因而减少了存
储器单元结构的总尺寸。
因此，通过使用本发明的耦合电容器叠柱，可提供具有小于图l或
图2的现有技术的存储器单元结构的面积的存储器单元结构，而同时保 持这样的非易失性存储器单元结构的制造益处。
还应注意到，除了减小面积外，或者就算不减小面积，当与使用图 l或图2的现有技术的存储器单元结构所构造的存储器件相比，本发明的 存储器单元结构还可用以增加存储器件的使用寿命。这是由于非易失性 存储器单元的使用寿命是通过减少浮置栅极泄漏而增加的事实。由于本 发明的器件产生较少泄漏，其可用以延长存储器单元的使用寿命。然而， 典型地，在使用寿命及电容器尺寸间存在折衷，因为越小的单元尺寸意 味着越小的耦合比，越小的耦合比继而意味着在编程期间累积越少的电 荷且因此越短的使用寿命。然而，通过仔细控制电容器尺寸及使用寿命， 在一些情况下将可能产生比现有技术的存储器单元更小的并且具有更 长使用寿命的存储器单元设计。
典型地，将在衬底上形成存储器单元结构，并且在一个实施例中， 耦合电容器叠柱中的相邻的耦合电容器间的每个中间节点与衬底隔离。 通过将这样的中间节点与衬底隔离，通过避免来自中间节点的任何泄漏 旁路在耦合电容器叠柱中的其它耦合电容器，确保了将耦合电容器布置 为叠柱所带来的泄漏电流被降低的优点被最大化。
在一个实施例中，在该衬底上形成读取晶体管、隧穿电容器和在耦 合电容器叠柱中的至少一个第一耦合电容器。在一个特定实施例中，形 成在衬底上的读取晶体管及任何电容器以金属氧化物半导体(MOS)结构
成。然而，本发明不要求这样的配置，通过举例说明，在一个实施例中， 无须以这样的方式在衬底上形成耦合电容器。
耦合电容器叠柱的各种耦合电容器可依各种方式布置。然而，在一 个实施例中，使用多于一种类型的电容器以形成耦合电容器叠柱中的耦 合电容器，以便允许耦合电容器的物理重叠。尤其是，该存储器单元结 构典型地将通过在衬底上应用多个层，且通过使用不同类型的电容器来 制成，耦合电容器叠柱中的某些电容器可形成在对于耦合电容器叠柱中 的其它电容器来说的不同的层内，因而允许耦合电容器的物理重叠，并且实现尺寸的进一步减小。
虽然原则上耦合电容器叠柱可包含多于两个耦合电容器，在一个实 施例中，该耦合电容器叠柱包含串联布置在浮置栅极节点及第二编程端 子间的两个耦合电容器。已经发现这样的方法使得耦合比能维持在足够 高的水平以允许存储器单元结构的迅速编程，而同时得到尺寸明显减少 的益处。
在一个实施例中，在衬底上形成该耦合电容器叠柱中的第一耦合电 容器，并且耦合电容器叠柱中在第一耦合电容器及第二耦合电容器间的 中间节点与衬底隔离。如先前所提，通过将中间节点与衬底隔离，使用 耦合电容器叠柱所带来的泄漏电流减少的益处被最大化。
第一及第二耦合电容器可依各种方式提供。然而，在一个实施例中，
该第二耦合电容器是金属-绝缘体-金属(MIM)电容器。通过布置该第二 耦合电容器成为MIM电容器，该MIM电容器可形成在存储器单元结构的上 金属层中，并且因此易于与衬底隔离。
在一些实施例中，耦合电容器叠柱中的两个耦合电容器均可形成为 MIM电容器。然而，在一个实施例中，第一耦合电容器是金属氧化物半 导体(MOS)电容器，MIM电容器在MOS电容器上以一个或多个层形成。已 发现通过将耦合电容器中的一个提供为MOS电容器，将另一个耦合电容 器提供为MIM电容器，则提供了用于形成耦合电容器叠柱的特别空间有 效率的机制。尤其是，在一个实施例中，该MIM电容器至少部分地物理 覆盖该MOS电容器，因而产生特别面积有效率的耦合电容器叠柱。因此， 在这样的实施例中，面积节省达到两倍，第一面积节省来自于当使用耦 合电容器叠柱时所需要的耦合比减小(并且因此的耦合电容器的尺寸减 小)，并且第二空间节省来自于耦合电容器叠柱中的单独的电容器的物 理重叠。
耦合电容器叠柱中的各耦合电容器的物理设计可随实施方案而变。 然而，在一个实施例中，耦合电容器叠柱中的每个耦合电容器具有大致 相同的电容。通过布置耦合电容器叠柱中的每个耦合电容器以具有大致 相同的电容，每个耦合电容器两端的电压降是相对相等的，因此平tf了 通过耦合电容器叠柱的各种耦合电容器的泄漏电流。然而，可能的是可 通过一定程度地变化每个单独的耦合电容器的电容，例如以适应可应用 在将在其中提供特定耦合电容器的器件的特定层中的尺寸限制。从第二方面来看，本发明提供一种包含存储器单元阵列的存储器 件，每个存储器单元包含至少一个存储器单元结构，并且每个存储器单
元结构包含具有浮置栅极节点的读取晶体管；连接至该浮置栅极节点 且具有第一编程端子的隧穿电容器；连接至该浮置栅极节点且具有第二 编程端子的耦合电容器叠柱，该耦合电容器叠柱包含串联地布置在该浮 置栅极节点及该第二编程端子之间的至少两个耦合电容器，该耦合电容 器叠柱具有比该隧穿电容器更大的电容；在编程操作期间，在该第一编 程端子及该第二编程端子间建立电压差，以造成发生电荷隧穿通过隧穿 电容器，以致在编程操作之后，电荷储存在该浮置栅极节点中；在读取 操作期间，读取晶体管被激活以产生指示储存在浮置栅极节点中的电荷 的输出信号。
在一个实施例中，每个存储器单元可由单个存储器单元结构形成。 然而，在替代实施例中，每个存储器单元包含第一存储器单元结构及第 二存储器单元结构，在编程操作期间，建立在第一存储器单元结构及第 二存储器单元结构的第一及第二编程端子间的电压差使得在编程操作 后，正电荷储存于第一存储器单元结构的浮置栅极节点中，并且负电荷 储存于第二存储器单元结构的浮置栅极节点中。在读取操作期间，由第
一及第二存储器单元结构的读取晶体管产生的输出信号间的差异指示 储存在存储器单元中的数据值。通过依这样的方式配对存储器单元结 构，并且以相反方向(in opposite sense)编程该对中的每个存储器 单元结构，这提供了用于通过识别在读取操作期间由该对存储器单元结 构产生的输出信号中的差异来检测储存的数据值的简单机制。
从第三方面来看，本发明提供一种集成电路，其包含用于执行数 据处理搡作的处理电路；及用于储存由该处理电路访问的数据的存储器 件；该存储器件包含存储器单元阵列，每个存储器单元包含至少一个存 储器单元结构，并且每个存储器单元结构包含具有浮置栅极节点的读 取晶体管；连接至该浮置栅极节点并且具有第一编程端子的隧穿电容 器；连接至该浮置栅极节点并且具有第二编程端子的耦合电容器叠柱， 该耦合电容器叠柱包含串联地布置在该浮置栅极节点及该第二编程端 子间至少两个耦合电容器，该耦合电容器叠柱具有比该隧穿电容器更大 的电容；在编程操作期间，在该第一编程端子及该第二编程端子间建立 电压差，以造成发生电荷隧穿通过该隧穿电容器，以致在该编程操作后，
10电荷储存在该浮置栅极节点中；以及在读取操作期间，该读取晶体管被 激活以产生指示储存在该浮置栅极节点中的电荷的输出信号。
本发明将仅通过例子的形式并参考如附图中说明的其实施例来进 一步描述，其中
图l是依据已知现有技术配置的存储器单元结构的截面图； 图2示意地说明图1的存储器单元结构； 图3示意地说明依据本发明的一个实施例的存储器单元结构； 图4是说明泄漏电流和电容器两端的电压间的关系的图； 图5是说明对比本发明的实施例的堆叠配置与图2的现有技术配置，
在存储器单元结构的浮置栅极节点的放电的差异的图6示意地说明依据本发明的实施例的存储器单元结构的一个特定 具体实施例；
图7说明当运用图6的实施例时，MIM电容器可如何布置以在耦合电 容器叠柱中覆盖MOS电容器；
的存储器单元的存储器阵列； '々' ''' ""
图9说明图8的存储器单元的 一个实施例，其使用依据本发明的实施 例的一对存储器单元结构；以及
的非易失性存储器的集成电路。 々、 ' "
具体实施例方式
图3示意地说明依据本发明的实施例的存储器单元结构。与第2图中 的现有技术存储器单元结构相同的那些部件用相同参考标记表示。如可 从对图3和图2的比较中看到，图2的现有技术的单个耦合电容器100用本 发明的实施例中的耦合电容器叠柱200替换。如先前讨论，通过使用这 样的耦合电容器叠柱，可达到减小存储器单元结构的面积、及因此减小 包含该存储器单元结构的存储器件的面积的目的。尤其在图2的现有技 术器件中，由于耦合电容器100的大面积，耦合电容器100是储存在浮置 栅极节点140中的电荷的主要泄漏路径。通过用耦合电容器叠柱，其包 含串联布置在浮置栅极节点H0及编程端子150间的至少两个耦合电容 器，替换该耦合电容器，该叠柱中每个电容器两端的电压降相对于现有技术的耦合电容器100两端出现的电压降会减少。
图4是示出泄漏电流如何随着MOS电容器两端的电压降变化的图。可 见，泄漏电流随着该电压降呈指数地上升。假定这样的例子，其中耦合 电容器叠柱200含有相等电容的两个耦合电容器，将理解，相比于现有 技术的耦合电容器100两端的电压降，耦合电容器叠柱200中每个单独的 电容器两端的电压降将会大约减半。因此，若箭头215代表现有技术的 耦合电容器100两端的电压降，并且特别指向曲线210上指示该耦合电容 器的泄漏电流的位置的特定点，那么可看到箭头220指示由在耦合电容 器叠柱200中每个耦合电容器观察到的泄漏电流，这是假设每个电容器 具有耦合电容器100的电压降的一半。根据图4中将会理解，泄漏电流的 减小是相当明显的。
泄漏电流降低的效应可从图5中看到，图5示出在浮置栅极节点140 处的电压如何随着时间放电，首先对于如图2的现有技术的非堆叠布置 (由圓5中的线230示出)，其次对于如图3中所示的堆叠布置(由图5中的 线240示出)。在这两种情况下，假设浮置栅极节点140在编程操作完成 后具有O. 5伏特的电压。可以看到，使用本发明的实施例的堆叠布置， 相比于非堆叠布置，电压的放电明显更少。
考虑现有技术布置，考虑到能够施加在编程端子两端的最大电压 (通常6至8伏特)，耦合比是这样选择以致在编程操作期间浮置栅极节点 MO的电压被充电到一个电平，由此对于在存储器单元结构可望保持其 值(典型地是以年计)期间，该电压将永不会放电至读取晶体管12 0将不 再能检测该储存的值或将检测到错误值的电平。通过举例说明，考虑图 5的例子，在浮置栅极节点140处用于正确感测储存的数据值的所需的最 小电压可为O. l伏特。考虑到图5中的线230，这将意味着浮置栅极节点 140在编程操作的结束处需要被充电至0. 5伏特。
然而，从图5中的线240可以看到，假如由于使用了耦合电容器叠柱 200泄漏电流减小，将不再要求浮置栅极节点被编程为O. 5伏特的电压电 平，而是在浮置栅极节点140处能够使用更小的电压。若在浮置栅极节 点140处使用了更小的电压电平(并且因此的电荷)，当使用耦合电容器
小。结果，耦合电容器叠柱200所需的面积可相对于图2的现有技术的单 个耦合电容器1 0 0所需的面积减小，因而致使使用本发明的实施例的耦合电容器叠柱200所产生的存储器单元结构比图2的已知现有技术存储 器单元结构占用更小的面积。
至于最佳结果，耦合电容器叠柱中的相邻耦合电容器间的中间节点 应与存储器单元结构的衬底本体隔离。虽然耦合电容器可依各种方式布 置以达到这样的隔离，图6示出了达到这样的隔离的一种布置。在该例 子中，耦合电容器叠柱200由第一MOS电容器250以串联的方式与金属-绝 缘体-金属(MIM)电容器260连接而形成。因为MIM电容器可形成在该器件 的上金属层中，其可易于与衬底本体隔离。这通过图7示意地说明。如 图7所示，MOS电容器250形成在衬底300上，事实上是本发明所说明的实' 施例中的PMOS读取晶体管120和隧穿电容器130。然而，MIM电容器260由 用MIM电介质分开的MIM金属层形成，并且用于MIM电容器的所需的MIM金 属层可以形成在器件的上层中，在一个特定例子实施例中，MIM电容器 260位于第五金属层及第六金属层之间。
在一个实施例中，耦合电容器叠柱中的两个耦合电容器均可由MIM 电容器形成。然而，在图6及图7所示的实施例中， 一个电容器是由MOS 电容器250形成，而另一个是由MIM电容器260形成，因为这不仅允许中 间节点的隔离，也考虑到在制造存储器件时两个电容器的一些物理重 叠。尤其是，根椐图7将理解，MIM电容器260可以至少部分地覆盖MOS电 容器250,而且的确在一些实施例中将会完全覆盖MOS电容器25 0 (和潜在 地在与MOS电容器250相同层处提供的一或多个其它部件)。除了由于当 使用耦合电容器叠柱时所获得的减小的耦合比(及因此的耦合电容器尺 寸)所导致的面积开销的减小，这能够提供进一步的面积开销的减小。.
存储器件典型地将包括如图8图所示的存储器阵列300,该存储器阵 列具有遍及该存储器阵列的存储器单元305的阵列。在本发明的一个实 施例中每个存储器单元可由图3所示的存储器单元结构形成。在替代实 施例中， 一对这样的存储器单元结构可用于形成每个存储器单元，如图 9示意地所示。在该例子中，第一存储器单元结构包括耦合电容器叠柱 310、读取晶体管315及隧穿电容器320。同样地，第二存储器单元结构 包括耦合电容器叠柱330、读取晶体管335及隧穿电容器340。第一及第
9中所示:々该一特定;列子;，第一存储、器单元结;勾的T端子在编程操作期间 连接至+7伏特，而B端子连接至O伏特，而对于第二存储器单元结构，是B端子连接至+7伏特，而T端子连接至O伏特。该布置的结果是，在编程 操作的结束，第一存储器单元结构的浮置栅极节点325将使负电荷储存 于其内，而第二存储器单元结构的浮置栅极节点345将使正电荷储存于 其内。
编程操作之后，当发生读取操作时，两个读取晶体管315、 335的源 极端子连接至读取电压，并且接着通过感测放大器电路监控抽取通过两 个读取晶体管的漏极路径的电流以检测储存的数据值。将理解无须感测 两线间的电流差动(differential),而是两线间的电压差动能够通过 该感测放大器电路被监控。
图10示意地说明一集成电路，其中如处理器405的处理器件通过路 径410与非易失性存储器420耦合。非易失性存储器420包括如图8中所示 的存储器阵列300,以致存储器单元的每一个使用本发明的实施例的存 储器单元结构构造。通过使用这样的存储器单元结构，可使用标准CMOS 逻辑制造工艺制造整个集成电路，且无须对于例如EEPROM及闪存的常规 非易失性存储器所需的额外掩模与工艺步骤。此外，通过使用本发明的 实施例的存储器单元结构，而非图2的现有技术的存储器单元结构，非 易失性存储器420的尺寸可明显地减小，因而使得集成电路更小。可替 换地，存储器的尺寸可保持为类似于使用图2的现有技术的存储器单元 结构所达到的尺寸，但该存储器件的使用寿命可明显地增加，这是由于 当使用耦合电容器叠柱时出现的泄漏电流减小的缘故。如先前所提，典 型地，存在使用寿命及电容器尺寸间的折衷，并且通过仔细控制电容器 尺寸及使用寿命，在一些情况下将可能产生比已知现有技术的存储器单 元更小的尺寸和更长的使用寿命的的存储器单元设计。
本发明的实施例的技术能够用于大量集成电路中，但是在要求适量 非易失性存储器且需要制造简单且经济的集成电路中尤其是有利的。示 例的应用将是RFID标签，对于RFID标签，制造成本低和尺寸小是特别有 利的。其它应用将是需要小的片上非易失性存储器的片上系统(SoC)电 路。
尽管已在此描述了本发明的特定具体实施例，应理解本发明不限于 此，在本发明的范围内可以做出许多修改及增加。例如，在不背离本发 明的范围的情况下，可以结合独立权利要求的特征做出下列所附权利要 求的各种组合。
权利要求
1.一种用于存储器件的存储器单元结构，包含具有浮置栅极节点的读取晶体管；连接至该浮置栅极节点且具有第一编程端子的隧穿电容器；连接至该浮置栅极节点且具有第二编程端子的耦合电容器叠柱，该耦合电容器叠柱包含串联布置在该浮置栅极节点及该第二编程端子之间的至少两个耦合电容器，该耦合电容器叠柱具有比该隧穿电容器更大的电容；在编程操作期间，在该第一编程端子及该第二编程端子间建立电压差，以造成发生电荷隧穿通过该隧穿电容器，以致在该编程操作后，电荷储存在该浮置栅极节点中；及在读取操作期间，该读取晶体管被激活以产生指示储存在该浮置栅极节点中的电荷的输出信号。
2. 如权利要求1所述的存储器单元结构，进一步包含衬底，其中该 耦合电容器叠柱中的相邻耦合电容器间的每个中间节点与该衬底隔离。
3. 如权利要求2所述的存储器单元结构，其中该读取晶体管、该隧 穿电容器及在该耦合电容器叠柱中的至少第一耦合电容器形成在该衬 底上。
4. 如权利要求1所述的存储器单元结构，其中多于一种类型的电容 器用于形成该耦合电容器叠柱的耦合电容器，以允许耦合电容器的物理重叠。
5. 如权利要求1所述的存储器单元结构，其中该耦合电容器叠柱包 含串联布置在该浮置栅极节点及该第二编程端子间的两个耦合电容器。
6. 如权利要求5所述的存储器单元结构，其中该耦合电容器叠柱中 的第一耦合电容器形成在衬底上，并且在该耦合电容器叠柱中的该第一 耦合电容器及第二耦合电容器间的中间节点与该衬底隔离。
7. 如权利要求6所述的存储器单元结构，其中该第二耦合电容器是 金属-绝缘体-金属(MIM)电容器。
8. 如权利要求7所述的存储器单元结构，其中该第一耦合电容器是 金属氧化物半导体(MOS)电容器，该MIM电容器是形成在该M0S电容器 上方的一个或多个层中。
9. 如权利要求8所述的存储器单元结构，其中该MIM电容器至少部分地物理覆盖在该M0S电容器上。
10.如权利要求1所迷的存储器单元结构，其中该耦合电容器叠柱 中的每个耦合电容器具有大致相同的电容。
11. —种包含存储器单元阵列的存储器件，每个存储器单元包含至 少一个存储器单元结构，并且每个存储器单元结构包含具有浮置栅极节点的读取晶体管；连接至该浮置栅极节点且具有第一编程端子的隧穿电容器； 连接至该浮置栅极节点且具有第二编程端子的耦合电容器叠柱，该 耦合电容器叠柱包含串联布置在该浮置栅极节点及该第二编程端子之 间的至少两个耦合电容器，该耦合电容器叠柱具有比该隧穿电容器更大 的电容；在编程操作期间，在该第 一 编程端子及该第二编程端子间建立电压 差，以造成发生电荷隧穿通过该隧穿电容器，以致在该编程操作后电荷 储存于该浮置栅极节点中；及在读取操作期间，该读取晶体管被激活以产生指示储存在该浮置栅极节点中的电荷的输出信号。
12. 如权利要求11所述的存储器件，其中每个存储器单元包含第一存储器单元结构及第二存储器单元结构； 在该编程操作期间，建立在该第一存储器单元结构及该第二存储器单元结构的第一及第二编程端子间的电压差使得在该编程操作后，正电荷储存于该第一存储器单元结构的浮置栅极节点中，并且负电荷储存于该第二存储器单元结构的浮置栅极节点中；及在该读取操作期间，由该第一及第二存储器单元结构的读取晶体管产生的输出信号间的差异指示储存在该存储器单元中的数据值。
13. —种集成电路，包含 用于执行数据处理操作的处理电路；及用于储存由该处理电路访问的数据的存储器件； 该存储器件包含存储器单元阵列，每个存储器单元包含至少一个存 储器单元结构，并且每个存储器单元结构包含 具有浮置栅极节点的读取晶体管；连接至该浮置栅极节点且具有第一编程端子的隧穿电容器； 连接至该浮置栅极节点并且具有第二编程端子的耦合电容器叠柱，该耦合电容器叠柱包含串联布置在该浮置栅极节点及该第二编程端 子间的至少两个耦合电容器，该耦合电容器叠柱具有比该隧穿电容器更大的电容；在编程操作期间，在该第一编程端子及该第二编程端子间建立电压 差，以造成发生电荷隧穿通过该隧穿电容器，以致在该编程操作后电荷 储存在该浮置栅极节点中；以及在读取操作期间，该读取晶体管被激活以产生指示储存在该浮置栅极节点中的电荷的输出信号。
全文摘要
本发明涉及一种存储器单元结构，使用该存储器单元结构的存储器件以及具有该存储器件的集成电路。该存储器单元结构包含具有浮置栅极节点的读取晶体管；连接至该浮置栅极节点且具有第一编程端子的隧穿电容器；连接至该浮置栅极节点及具有第二编程端子的耦合电容器叠柱，该耦合电容器叠柱包含串联布置在该浮置栅极节点及该第二编程端子之间的至少两个耦合电容器，该耦合电容器叠柱具有比该隧穿电容器更大的电容；在编程操作期间，在该第一编程端子及该第二编程端子间建立电压差，以造成发生电荷隧穿通过该隧穿电容器，以致在该编程操作后，电荷储存在该浮置栅极节点中；在读取操作期间，该读取晶体管被激活以产生指示储存在该浮置栅极节点中的电荷的输出信号。
文档编号H01L27/115GK101552275SQ20091012991
公开日2009年10月7日 申请日期2009年4月1日 优先权日2008年4月1日
发明者D·M·C·赛尔韦斯特, D·T·布劳夫, M·J·维科夫斯基, Y·李 申请人:密执安大学评议会