专利名称：将去耦电容包含至半导体电路的方法及半导体电路的制作方法
技术领域：
本发明是关于半导体电路工艺技术，特别是有关于具有去耦电容 的半导体电路与制造方法。
背景技术：
由于半导体工艺的持续发展，采用低电压设计以减小对应的电源消耗以及采用具有较小尺寸规格(form factor)的晶体管已成为电路设 计的基本需求。由于半导体工艺技术的发展，半导体器件的栅极氧化 层厚度已经不断地被减小。在半导体电路中，可能存在多个解耦合(decoupling)电容器。这些 去耦电容是用于減少非预期的电路电源噪声(power noise)以及解决现 代半导体电路中的动态电压降(IRdrops)问题。通常，在不同设计需求 下，去耦电容形成的电路结构可以是不同的，其中一种最常见的技术 是在电5^的两电源垫(power pads)间应用金属氧4b物半导体电容。请参考图1，图1是显示具有去耦电容110的典型电路系统100 的方框图。去耦电容110是用于保护子电路120免受由电源垫(例如 VDD)产生的上述电压降及噪声的影响。举例说明，如果去耦电容110 是金属氧化物半导体电容，去耦电容110的栅极耦接至电源垫VDD， 去耦电容110的源极与漏极均耦接至另一个电源垫GND。通过将去耦电容110应用于电路系统100中，当子电路120附近 存在电压降，去耦电容110可迅速补偿此非预期的电压降，以保护子 电路120，使其免受影响。另外，去耦电容110进一步保护子电路120, 使其远离非预期的电源噪声。工艺，其中所述工艺通常与半导体电路中核心器件的工艺一致。但是， 在0.13|nm工艺或更加先进的半导体工艺中，使用具有较薄栅极氧化层 的晶体管作为去耦电容将导致半 4currents》
有时去耦电容可占用半导体电路20%或更多的区域，显然使用具 有先进工艺(例如:0.13pm工艺)的去耦电容必然会引起半导体电路中 出现过度的非预期的漏电流，使电路效能劣化。
由上述问题可见，对于改善半导体电路中去耦电容的配置来说， 仍然有相当大的改进空间。
发明内容
因此，为有效解决以上所述的技术问题，本发明提供了以下技术 方案。
本发明提供了一种将去耦电容包含至半导体电路的方法，半导体 电路中具有至少一逻辑电路，包含将第一去耦电容与第二去耦电容 分别设置于逻辑电路周围的第一区域与第二区域中，其中第一去耦电 容的栅极氧化层厚度不同于第二去耦电容的栅极氧化层厚度。
本发明提供了一种半导体电路，包含至少一逻辑电路；第一去 耦电容，设置于逻辑电路周围的第一区域中；以及第二去耦电容，设 置于逻辑电路周围的第二区域中，其中，第一去耦电容的栅极氧化层 厚度不同于第二去耦电容的栅极氧化层厚度。
电路，可减轻或消除非预期的电压降，另外也减小了半导体电路的电 源噪声。
图1是具有去耦电容的典型电路系统的方框图。
图2是依据本发明一实施例的半导体电路的方框图。
图3是依据本发明另一实施例的半导体电路的方框图。
图4是依据本发明一实施例的将去耦电容包含至半导体电路的流程图。
具体实施例方式
本发明的目的是提供一种将去耦电容包含至半导体电路的方法，
5其中半导体电路中具有至少一逻辑电路；以及提供一种半导体电路， 以减少电路电源噪声及改善动态电压降，以此解决上述背景技术中的 技术问题。
请参考图2，图2是依据本发明一实施例的半导体电路200的方 框图。如图2所示，在本实施例中，半导体电路200包含但不限于多 个逻辑电路210(例如半导体电路200的子电3各)，至少一第一去耦电 容220，以及至少一第二去耦电容230，其中第一去耦电容220设置于 逻辑电路210周围(around)的第一区域225中，相应地，第二去耦电容 230设置于逻辑电路210周围的第二区域235中。
应注意的是，不但第一去耦电容220可被设置于第一区域225, 而且第二去耦电容230也可被设置于第一区域225。同样地，不但第 二去耦电容230可被设置于第二区域235,而且第一去耦电容220也 可被设置于第二区域235。没有必要将去耦电容设置于特定区域中。 具有不同栅极氧化层厚度的去耦电容可被设置于同一区域中。另 一方 面，第一区域225可被视为是设置第一去耦电容220的区域，而第二 区域235可被视为是设置第二去耦电容230的区域。因此，不仅是第 一区域225与第二区域235中的一者可定义于逻辑电路210之间或围 绕逻辑电路210,而且第一区域225与第二区域235两者均可定义于 逻辑电路210之间或围绕逻辑电路210。
在本实施例中，半导体电路200中的去耦电容具有不同的栅极氧 化层，举例来说，与传统的使用具有相同栅极氧化层的去耦电容的半 导体电路(也就是说传统的集成电路)相比较，第一去耦电容220的 栅极氧化层厚度大于第二去耦电容230的栅极氧化层厚度。但是，以 上并非是对本发明的限制。在本发明的另 一实施例中，半导体电路200 中的逻辑电路210周围具有不同栅极氧化层厚度的去耦电容(例如， 第一去耦电容220与第二去耦电容230 )。
在其它实施例中，半导体电路200可使用具有各种不同栅极氧化 层的去耦电容。也就是说，依据设计上的考虑，在图2中的半导体电 路200中使用具有两种以上的不同厚度的去耦电容是可行的。备选设 计也符合本发明的精神且应属于本发明的范围。
请参考图2，在本发明的实施例中，在逻辑电路210周围存在一些空间(如图2所示)，这些空间依据其面积大小至少被分为第一区域 225与第二区域235。在本实施例中，较大空间的区域可定义为第一区 域225,以及4交小空间的区域可定义为第二区域235。
另外，应注意具有不同栅极氧化层厚度的去耦电容可被设置于相 同的区域中。不但第一去耦电容220可被设置于第一区域225,而且 第二去耦电容230也可被设置于第一区域225。同样地，不但第二去 耦电容230可被设置于第二区域235,而且第一去耦电容220也可—皮 设置于第二区域235。另一方面，第一区域225可被视为是设置第一 去耦电容220的区域，而第二区域235可被视为是设置第二去耦电容 230的区域。因此，不仅是第一区域225与第二区域235中的一者定 义于逻辑电路210之间或围绕逻辑电路210,而且第一区域225与第 二区域235两者均可定义于逻辑电路210之间或围绕逻辑电路210。 除此之外，设置去耦电容的顺序不受限制。
另外，因为第一去耦电容220与第二去耦电容230可以用于稳定 每一逻辑电路210的供应电压，第一去耦电容220与第二去耦电容230 可作为填充(filler)电容器。
通常，半导体电路200中的输入/输出器件(图中未示)符合一种工 艺，且此工艺不同于半导体电路中的核心器件的工艺。
举例说明，半导体电路中使用输入/输出器件工艺(I/O device process)台勺器<牛具有t匕7吏用才亥心、器Y牛工艺(core device process ) 6々器 件厚的栅极氧化层。如上所述，与第二去耦电容230的栅极氧化层相 比较，第一去耦电容220具有较厚的栅极氧化层。因此，半导体电路 200可使用符合输入/输出器件工艺的器件来作为第一去耦电容220, 以及使用符合核心器件工艺的器件来作为第二去耦电容230。也就是 说，第一去耦电容220是通过输入/输出器件工艺制造，第二去耦电容 230是通过核心器件工艺制造。
需注意的是，以上描述仅为说明本发明，其并非用以限定本发明。 对第一去耦电容220与第二去耦电容230的选择可根据不同的设计需 求而有所不同。符合本发明精神的可选设计均应属于本发明的范围。
在电路设计期间，使用具有较厚的栅极氧化层的去耦电容(例如 第一去耦电容220)在减少非预期的漏电流的同时也可产生较大的动态电压降。详细来说，以使用输入/输出器件工艺的器件来实现第一去耦
电容220及使用核心器件工艺的器件来实现第二去耦电容230为例，第 二去耦电容230的电容值可能是第一去耦电容220的好几倍，而在同一 时间，对应第一去耦电容220的漏电流比对应第二去耦电容230的漏电 流小五个数量级。
换句话说，传统的应用具有较薄栅极氧化层的去耦电容(例如第 二去耦电容230)在半导体电路中，将会引起过度的非预期的漏电流的 问题。另一方面，应用具有较厚栅极氧化层的去耦电容(例如第一去 耦电容220)在半导体电路中，将会引起较大的动态电压降。
基于上述原因，本发明的半导体电路200应用具有不同栅极氧化 层的去耦电容来减少过度的漏电流并同时维持可接受的动态电压降。
请参考图3，图3是依据本发明另一实施例的半导体电路300的 方框图。如图3所示，半导体电路300包含第一逻辑电路312与第二 逻辑电路314，假设在实施例中第 一逻辑电^各312对漏电流的敏感性 能高于第二逻辑电路314,为了保护第一逻辑电路312不受损坏，接 近于第一逻辑电路312的区域将被确定为第一区域225(如图3所示)。 接着，第一去耦电容220将设置于第一区域225,其中第一去耦电容 220的栅极氧化层厚度大于第二去耦电容230的栅极氧化层厚度。
在本实施例中，因为第二逻辑电路314对漏电流的敏感性能低于 第 一逻辑电路312，所以第二逻辑电路314周围的区域将^皮确定为第 二区域235,以相应地设置第二去耦电容230。因为上文已为第一去耦 电容220与第二去耦电容230作了详细描述，更多的说明将省略以求 简洁。
请同时参考图2与图4。图4是依据本发明一实施例的将去耦电 容包含至半导体电路200的流程图。请注意，如果结果是大致相同， 并不限制图4所示的执行步骤的顺序。
步骤302:将第一去耦电容220设置于半导体电路200的第 一 区 域225中，第一区域225围绕于逻辑电路210(如图2、图3所示)；
步骤304:将第二去耦电容230设置于半导体电路200的第二区 域235中，第二区域235围绕于逻辑电路210(如图2、图3所示)，其 中第一去耦电容220的栅极氧化层厚度不同于第二去耦电容230的栅极氧化层厚度。
在其它实施例中，设置具有不同栅极氧化层的第三去耦电容或第四去耦电容的步骤同样可结合于图4所示的方法中。这些备选设计均符合本发明的精神且也应属于本发明的范围。
在本实施例中，第一区域225不小于第二区域235，并且可先于第二去耦电容230设置第一去耦电容220。以上仅用于说明本发明，其并非用以限定本发明。
也就是说，在本发明的其它实施例中，第一区域225的大小等于第二区域235的大小，或第一区域225小于第二区域235。具有不同大小的第一区域225与第二区域235仅用于说明本发明，其并非用以限定本发明。
另外，在将具有较薄的栅极氧化层的去耦电容设置于可用的较小区域中的操作之前，不需完成将具有较厚的栅极氧化层的去耦电容设置于可用的较大区域中的操作。而且，在本发明其它实施例中，依据不同的设计需求，也可将具有较厚的栅极氧化层的去耦电容设置于较小区域中，而将具有较薄的栅极氧化层的去耦电容设置于较大区域中。
另外，在本发明中，因为第一去耦电容220与第二去耦电容230是可以稳定每一逻辑电路210的供应电压，第一去耦电容220与第二去耦电容230可作为填充电容器。
由于半导体电路200中的输入/输出器件(图中未示)的工艺不同于半导体电路中的核心器件的工艺，以及与使用核心器件工艺的器件相比较，半导体电路(200， 300)中的使用输入/输出器件工艺的器件具有较厚的栅极氧化层。本发明的半导体电路(例如半导体电路200及300)
可使用符合输入/输出器件工艺的器件来作为第一去耦电容220,以及使用符合核心器件工艺的器件来作为第二去耦电容230。因为上文已为第一去耦电容220与第二去耦电容230作了详细描述，因此省略更多的说明。
此外，当特定逻辑电路(例如图3中的第一逻辑电路312)对漏电流的敏感性能高于其它逻辑电路时，最接近于特定逻辑电路的区域将被相应地确定为第一区域(例如第一区域225)。因为上文已作了相关说明，因此省略更多的说明。也就是说，对于任一半导体电路及制造方法来说，如果具备或使用了不止一种的栅极氧化层，则此半导体电路及制造方法将属于本发明要求保护的范围内。
通过使用多个不同栅极氧化层的去耦电容，可减轻或消除非预期的电压降，同时也减小了半导体电路的电源噪声。
简而言之，本发明提供一种用于将去耦电容(例如第一去耦电容220与第二去耦电容230)包含至半导体电路的方法及其半导体电路。因为与具有较薄栅极氧化层的去耦电容(例如第二去耦电容230)相比较，具有较厚栅极氧化层的去耦电容(例如第一去耦电容220)具有更好的漏电流寸生能(leakage performance)以及较佳的暂态时间(transienttime)。因此，使用本发明的半导体电路，可解决上述背景技术中先进工艺产生的过度漏电流等问题。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，因此本发明的保护范围应与权利要求所界定的范围为准。
权利要求
1.一种将去耦电容包含至半导体电路的方法，该半导体电路具有至少一逻辑电路，该方法包含将第一去耦电容与第二去耦电容分别设置于该至少一逻辑电路周围的第一区域与第二区域中，其中该第一去耦电容的栅极氧化层厚度不同于该第二去耦电容的栅极氧化层厚度。
2. 根据权利要求1所述的将去耦电容包含至半导体电路的方法， 其特征在于，该第 一去耦电容的栅极氧化层厚度大于该第二去耦电容 的栅极氧化层厚度，以及该第 一 区域不小于该第二区域。
3. 根据权利要求1所述的将去耦电容包含至半导体电路的方法， 其特征在于，该第一去耦电容是通过输入/输出器件工艺制造，该第二 去耦电容是通过核心器件工艺制造，以及该第 一 区域不小于该第二区 域。
4. 根据权利要求1所述的将去耦电容包含至半导体电路的方法， 其特征在于，该第一去耦电容与该第二去耦电容中至少一者是填充电谷為。
5. 根据权利要求1所述的将去耦电容包含至半导体电路的方法， 其特征在于，该逻辑电3各对漏电流壽文感，该第 一去耦电容的4册极氧化 层厚度大于该第二去耦电容的栅极氧化层厚度，以及该第一区域比该 第二区域更接近该逻辑电路。
6. —种半导体电路，包含 至少一逻辑电路；第一去耦电容，设置于该至少一逻辑电路周围的第一区域中；以及第二去耦电容，设置于该至少一逻辑电路周围的第二区域中， 其中，该第 一去耦电容的栅极氧化层厚度不同于该第二去耦电容 的栅极氧化层厚度。
7. 根据权利要求6所述的半导体电路，其特征在于，该第一去耦 电容的栅极氧化层厚度大于该第二去耦电容的栅极氧化层厚度，以及该第 一 区域不小于该第二区域。
8. 根据权利要求6所述的半导体电路，其特征在于，该第一去耦 电容是通过输入/输出器件工艺制造，该第二去耦电容是通过核心器件 工艺制造，以及该第一区域不小于该第二区域。
9. 根据权利要求6所述的半导体电路，其特征在于，该第一去耦电容与该第二去耦电容中至少一者是填充电容器。
10. 根据权利要求6所述的半导体电路，其特征在于，该逻辑电 路对漏电流敏感，该第 一 去耦电容的 一册极氧化层厚度大于该第二去耦 电容的栅极氧化层厚度，以及该第 一 区域比该第二区域更接近该逻辑 电路。
全文摘要
本发明提供了一种将去耦电容包含至半导体电路的方法及半导体电路。半导体电路具有至少一逻辑电路，将去耦电容包含至半导体电路的方法包含将第一去耦电容与第二去耦电容分别设置于逻辑电路周围的第一区域与第二区域中，其中第一去耦电容的栅极氧化层厚度不同于第二去耦电容的栅极氧化层厚度。本发明提供的用于将去耦电容包含至半导体电路的方法及半导体电路，可减轻或消除非预期的电压降，另外也减小了半导体电路的电源噪声。
文档编号H01L27/088GK101677084SQ20091013006
公开日2010年3月24日 申请日期2009年4月3日 优先权日2008年9月17日
发明者张添昌, 杨明宗, 简丞星, 萧欣欣, 道 郑 申请人:联发科技股份有限公司