专利名称：半导体封装结构及其封装方法
技术领域：
本发明是有关于一种半导体封装结构及其封装方法，且特别是有关于一种感应式 芯片内埋于基板的半导体封装结构及其封装方法。
背景技术：
请参照图1，其绘示已知的半导体封装结构的示意图。半导体封装结构100包括 一感应式芯片102及基板104。感应式芯片102设于基板104的上表面106，且利用打线 (wire-bonding)方式，以焊线(wire) 108电性连接感应式芯片102与基板104。为了保护 焊线108及感应式芯片102，通常须以封胶110对焊线108及感应式芯片102进行包覆。其 中封胶110须露出感应式芯片102的感应区112，以感应从其上经过的待感应物，例如是手 指。然而，于封胶过程中，难以精确地控制高温液态的封胶的流动，故高温液态的封胶 极易覆盖到局部的感应区112，如图1局部A所示。因此而影响到感应功能，甚至使感应功 能失效。此外，因为封胶110过于突出，使得待感应物，例如是手指需用力施压才能接触到 感应区112，以进行感应。除了操作不方便之外，也可能因手指施压的大小不同，影响感应的
灵敏度。并且，由于感应式芯片102突出于上表面106，封胶110为了包覆感应式芯片102， 封胶110的高度需高于焊线108及感应式芯片102，因此导致整体半导体封装结构100的高 度Hl无法降低，使半导体封装结构100显得笨重，无法满足轻薄短小的趋势。
发明内容
本发明是有关于一种半导体封装结构及其封装方法，感应式芯片内埋于基板内， 使整体半导体封装结构体积符合轻薄短小趋势。根据本发明的一方面，提出一种半导体封装结构。半导体封装结构包括一基板、 一感应式芯片、一第一图案化导电层、一导通孔导电层、一第二图案化导电层及一电性连接 部。基板具有一芯片容置部、一导通孔及相对应的一第一表面与一第二表面，芯片容置部及 导通孔从第一表面贯穿至第二表面。感应式芯片设于芯片容置部内并具有一主动表面且包 括一接垫，接垫位于主动表面。第一图案化导电层形成于第一表面。导通孔导电层形成于 导通孔并连接于第一图案化导电层。第二图案化导电层形成于第二表面并连接于导通孔导 电层。电性连接部用以电性连接接垫与第一图案化导电层。根据本发明的另一方面，提出一种半导体封装结构的封装方法。封装方法包括以 下步骤。提供一基板，基板具有一第一表面与一第二表面；形成一芯片容置部及一导通孔于 基板，芯片容置部及导通孔从第一表面贯穿至第二表面；设置一感应式芯片于芯片容置部 内，感应式芯片具有一主动表面且包括一接垫，接垫位于主动表面；形成一第一图案化导电 层于第一表面；形成一导通孔导电层于导通孔，导通孔连接于第一图案化导电层；形成一第二图案化导电层于第二表面，第二图案化导电层连接于导通孔导电层；形成一电性连接 部于接垫与第一图案化导电层之间，以电性连接接垫与第一图案化导电层。为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合附图，作详细 说明如下
图1(已知技艺)绘示已知的半导体封装结构的示意图。图2绘示依照本发明第一实施例的半导体封装结构示意图。图3绘示依照本发明第一实施例的半导体封装结构的封装方法流程图。图4A至4J绘示图2的半导体封装结构的制造示意图。图5绘示依照本发明另一实施例的半导体封装结构示意图。图6绘示依照本发明第二实施例的半导体封装结构示意图。图7绘示依照本发明第三实施例的半导体封装结构示意图。图8绘示依照本发明第三实施例的半导体封装结构的封装方法流程图。图9A至9C绘示图7的半导体封装结构的制造示意图。图10绘示依照本发明第四实施例的半导体封装结构示意图。主要组件符号说明100、200、300、400、500、600 半导体封装结构102、204、402、602 感应式芯片104、202 基板106 上表面108,504 焊线110、512 封胶112、240:感应区206、506 第一图案化导电层208:导通孔导电层210:第二图案化导电层212:电性连接部214 芯片容置部216 导通孔218 第一表面220 第二表面222 主动表面224 接垫226 侧面228:内侧壁230 黏胶232、406:芯片表面234、508:介电层
236,510 第一开孔
238第二开孔
242黏贴膜
244开口
246黏贴面
250接垫表面
404,604 芯片胶膜
A:局部
Dl 距离
HI、H2 高度
S 间隙
S302-S324、S802-S826 步骤
具体实施例方式以下提出较佳实施例作为本发明的说明，然而实施例所提出的内容，仅为举例说 明之用，而绘制的图式为配合说明，并非作为限缩本发明保护范围之用。再者，实施例的图 标亦省略不必要的组件，以利清楚显示本发明的技术特点。第一实施例请参照图2，其绘示依照本发明第一实施例的半导体封装结构示意图。半导体封 装结构200包括一基板202、一感应式芯片204、一第一图案化导电层206、一导通孔导电层 208、一第二图案化导电层210及一电性连接部212。基板202，例如是一覆铜层板(Cupper-Clad Laminate)，其具有一芯片容置部 214、数个导通孔216及相对应的一第一表面218与一第二表面220，芯片容置部214及导通 孔216从第一表面218贯穿至第二表面220。感应式芯片204设于芯片容置部214内并具 有一主动表面222且包括数个接垫224。接垫224位于主动表面222，较佳但非限定地邻近 于感应式芯片204的边缘区域。第一图案化导电层206形成于第一表面218。导通孔导电层208形成于导通孔216 的内侧壁并连接于第一图案化导电层206。第二图案化导电层210形成于第二表面220并连接于导通孔导电层208。于本实施例中，电性连接部212延伸自第一图案化导电层206，较佳地与第一图案 化导电层206 —体成形。进一步地说，在形成第一图案化导电层206的过程中，一并形成电 性连接部212，以电性连接接垫224与第一图案化导电层206。此外，感应式芯片204的一侧面226与芯片容置部214的一内侧壁228相距一间 隙S。半导体封装结构200的一黏胶230，设于间隙S内并连接感应式芯片204的侧面226 与芯片容置部214的内侧壁228，以将感应式芯片204固设于芯片容置部214。其中，黏胶 230例如是一热固型树脂(thermal cure resin)或一含铜的黏胶。此外，感应式芯片204更具有一与主动表面222相对应的芯片表面232。半导体封 装结构200更包括一介电层234，其覆盖第一表面218、第二表面220、主动表面222及芯片 表面232。其中，介电层234具有一第一开孔236及一第二开孔238，第一开孔236露出主动表面222的一部份，即感应式芯片204的感应区240，而第二开孔238露出第二图案化导 电层210的一部分。由于第一图案化导电层206、导通孔导电层208及第二图案化导电层210电性连 接。故，可形成数个锡球(未绘示)于第二开孔238，以电性连接一电路板(未绘示)与感 应式芯片204。请参照图3，其绘示依照本发明第一实施例的半导体封装结构的封装方法流程图。 以下搭配第4A至4J图作详细说明，第4A至4J图绘示图2的半导体封装结构的制造示意 图。首先，于步骤S302中，如第4A图所示，提供基板202，基板202具有第一表面218 与第二表面220。然后，于步骤S304中，如第4B图所示，应用鑽孔技术，例如是机械鑽孔，形成芯片 容置部214及导通孔216于基板202。芯片容置部214及导通孔216从第一表面218贯穿 至第二表面220。且，芯片容置部214于第一表面218露出的一开口 244。然后，于图3的步骤S306中，设置感应式芯片204于芯片容置部214内。本步骤 S306可由数个步骤完成。例如，如第4C图所示，于步骤S308中，设置一黏贴膜242于第一 表面218，以使黏贴膜242覆盖开口 244。其中，黏贴膜242具有加热后失去黏性的特性。然后，于步骤S310中，如第4D图所示，黏贴感应式芯片204于黏贴膜242的一黏 贴面246上，其中感应式芯片204的主动表面222面向黏贴面246。其中，感应式芯片204 的接垫224位于主动表面222。较佳但非限定地，接垫224的厚度至少大于8微米(μ m)。于本实施例中，接垫224突出于主动表面222，接垫224具有一与主动表面222朝 向同一方向的接垫表面250。在本步骤S310中，接垫表面250是黏贴于黏贴面246上，且接 垫224全部陷入黏贴膜242内，使主动表面222与第一表面218实质上齐平。然此非用以 限制本发明，在其它实施态样中，接垫224可部份陷入黏贴膜242内。或者，接垫表面250 与黏贴面246实质上齐平。然后，于步骤S312中，如第4E图所示，设置黏胶230于感应式芯片204的侧面226 与芯片容置部214的内侧壁228之间，以将感应式芯片204固设于芯片容置部214。其中， 黏胶230的材质包含热固型树脂。之后，于步骤S314中，如第4F图所示，可采用加热方式，移除黏贴膜242。由于黏 胶230的材质包含热固型树脂，故本步骤S314的加热动作可加速黏胶230的固化，缩短黏 胶230黏接感应式芯片204的侧面226与芯片容置部214的内侧壁228的时间。至此，完 成步骤S306，感应式芯片204被设于芯片容置部214内。然后，于步骤S316中，如第4G图所示，形成第一图案化导电层206于第一表面 218。此步骤S316包含了形成电性连接部212的步骤。电性连接部212延伸自第一图案化 导电层206，与第一图案化导电层206是一体成形并连接于接垫224，以电性连接接垫224 与第一图案化导电层206。更进一步地说，电性连接部212与第一图案化导电层206于同一 工艺，例如是电镀工艺中一并形成。然后，于步骤S318中，如第4H图所示，形成导通孔导电层208于导通孔216的内 壁面，导通孔导电层208是连接于第一图案化导电层206。然后，于步骤S320中，如第41图所示，形成第二图案化导电层210于第二表面220，第二图案化导电层210连接于导通孔导电层208。步骤S316至步骤S320可同时以半加成(semi-additive process，SAP)镀铜方 式完成。较佳但非限定地，第一图案化导电层206、导通孔导电层208及第二图案化导电层 210的厚度至少为10 μ m。较佳地，于步骤S316之前，封装方法可包括形成一种子层(未绘示)于第4F图中 基板202的整个外表面的步骤，以帮助步骤S316至步骤S320过程中的镀铜层的附着。于 步骤S320之后，以蚀刻(etching)方式去除掉露出于第41图的基板202的外表面的种子 层(未绘示)。接下来介绍步骤S322，如第4J图所示，可应用网板印刷(screen printing)方式， 形成介电层234于第一表面218、第二表面220、主动表面222及芯片表面232。其中，介电 层234的材质可以是高分子材料。然后，于步骤S324中，以曝光显影方式，形成第一开孔236及第二开孔238于介电 层234，如图2所示。第一开孔236露出主动表面222的感应区240，第二开孔238露出第 二图案化导电层210的一部分。至此，完成图2所示的半导体封装结构200。由于露出感应区240的第一开孔236由曝光显影方式的方式制成，故第一开孔236 可精确地露出感应区240，不会产生如图1已知半导体封装结构100中的感应区112被覆盖 的不良问题。此外，由于感应式芯片204内埋于基板202内，使整体半导体封装结构200的高度 H2低于图1中已知的半导体封装结构100的高度H1，符合轻薄短小的趋势。此外，于步骤S324之前或之后，可形成一有机可焊性保护膜 (OrganicSolderability Preservatives，0SP)(未绘示)于第二图案化导电层 210 上。如 此，从第二开孔238露出的第二图案化导电层210可受有机可焊性保护膜保护而免于氧化。相较于图1的已知的半导体封装结构100，本实施例中电性连接感应式芯片204与 基板202的电性连接部212为一镀层，而非薄弱的焊线，因此可透过网板印刷方式形成厚度 甚薄的介电层234来保护电性连接部212。由于介电层234的厚度甚薄，使整体半导体封装 结构200符合轻薄短小的趋势。且，由于介电层234甚薄，故待感应物，例如是手指只要轻 轻滑过感应区，就能进行感应动作。如此，就不会因为使用者施压的轻重不同而影响感应的 灵敏度。此外，请参照图5，其绘示依照本发明另一实施例的半导体封装结构示意图。于步 骤S310中，若接垫表面250以与黏贴面246实质上齐平的方式黏贴于黏贴面246，则接垫表 面250与第一表面218实质上齐平，即如图5的半导体封装结构300所示。此外，当接垫表 面250与第一表面218实质上齐平时，有助于半加成法中镀层的形成。进一步地说，若步骤 S316至步骤S320中采用的是半加成法，则较佳但非限定地，接垫表面250与第一表面218 可实质上齐平。第二实施例请参照图6，其绘示依照本发明第二实施例的半导体封装结构示意图。于第二实 施例中，与第一实施例相同的处沿用相同标号，在此不再赘述。第二实施例的半导体封装结 构400与第一实施例的半导体封装结构200不同的处在于，半导体封装结构400更包括一 芯片胶膜(Die Attach Film, DAF)404，其设于感应式芯片402的芯片表面406上。其中，介电层234更覆盖芯片胶膜404。由于介电层234与感应式芯片402的热胀系数不同，若介电层234与感应式芯片 402直接连接的面积过大，感应式芯片402与介电层234的连接处容易产生龟裂。本实施 例的芯片胶膜404位于感应式芯片402与介电层234之间，可减少感应式芯片402与介电 层234的接触面积，避免感应式芯片204与介电层234直接连接的面积过大而因热胀冷缩 现象产生龟裂。第三实施例请参照图7，其绘示依照本发明第三实施例的半导体封装结构示意图。于第三实施 例中，与第一实施例相同的处沿用相同标号，在此不再赘述。第三实施例的半导体封装结构 500与第一实施例的半导体封装结构200不同的处在于，电性连接部为焊线504，焊线504 的一端连接接垫224，焊线504的另一端连接第一图案化导电层506。请参照图8，其绘示依照本发明第三实施例的半导体封装结构的封装方法流程图。 以下是搭配图9A至9C作详细说明，图9A至9C绘示图7的半导体封装结构的制造示意图。 由于图8的步骤S802至S814相似于图3的步骤S302至S314，在此不再赘述。故，以下从 步骤S816开始说明。于步骤S816中，如图9A所示，形成第一图案化导电层506于第一表面218上。第 一图案化导电层506与接垫224间相距一距离D1，亦即第一图案化导电层506与接垫224 不互相连接。之后的步骤S818及S820分别形成导通孔导电层208及第二图案化导电层210，其 相似于图2的步骤S318及S320，故细部描述在此不再赘述。然后，于步骤S822中，如图9B所示，形成介电层508，例如是绿漆(solder mask) 于第一图案化导电层506的一部份(未标示)及第二图案化导电层210。其中，介电层508 具有一第一开孔510及第二开孔238，第一开孔510露出第一图案化导电层506的另一部份 (未标示)及主动表面222的感应区240，第二开孔238露出第二图案化导电层210的一部 分(未标示)。然后，于步骤S824中，如图9C所示，以电性连接部，例如是焊线504电性连接第一 图案化导电层506与接垫224。焊线504的一端连接接垫224，而其另一端连接第一图案化 导电层506的另一部份。然后，于步骤S826中，以封胶512包覆第9C图中上方的介电层508、焊线504及黏 胶230，并露出感应式芯片204的感应区240，以形成图7所示的半导体封装结构500。由于感应式芯片204内埋于基板202内，故可使整体半导体封装结构500的高度 H2低于图1中已知的半导体封装结构100的高度H1，符合轻薄短小的趋势。第四实施例请参照图10，其绘示依照本发明第四实施例的半导体封装结构示意图。于第四实 施例中，与第三实施例相同之处沿用相同标号，在此不再赘述。第四实施例的半导体封装结 构600与第三实施例的半导体封装结构500不同之处在于，半导体封装结构600更包括芯 片胶膜604。相似于第二实施例所揭露的内容，第四实施例的芯片胶膜604位于感应式芯片 602与介电层508之间，可减少感应式芯片602与介电层508的接触面积，避免感应式芯片602与介电层508直接连接的面积过大而因热胀冷缩现象产生龟裂。本发明上述实施例所揭露的半导体封装结构及其封装方法，具有多项优点，以下 仅列举部分优点说明如下(1).第一图案化导电层、导通孔导电层及第二图案化导电层可同时形成，缩短工 艺时间。(2).感应式芯片内埋于基板内，使整体半导体封装结构的高度低于图1中已知的 半导体封装结构100的高度H1，符合轻薄短小的趋势。(3).电性连接部用以电性连接第一图案化导电层与感应式芯片，电性连接部与第 一图案化导电层可于同一工艺，例如是电镀工艺中一并形成。并可使用网板印刷方式形成 厚度甚薄的介电层，以包覆电性连接部。由于介电层的厚度甚薄，使整体半导体封装结构符 合轻薄短小的趋势。(4).由于露出感应区的第一开孔可由曝光显影方式的方式制成，故第一开孔可精 确地露出感应式芯片的感应区，不会产生如图1已知半导体封装结构100中的感应区112 被覆盖的不良问题。综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发 明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动 与润饰。因此，本发明的保护范围当视后附的权利要求书所界定者为准。
权利要求
一种半导体封装结构，包括一基板，具有一芯片容置部、一导通孔及相对应的一第一表面与一第二表面，该芯片容置部及该导通孔从该第一表面贯穿至该第二表面；一感应式芯片，设于该芯片容置部内并具有一主动表面且包括一接垫，该接垫位于该主动表面；一第一图案化导电层，形成于该第一表面；一导通孔导电层，形成于该导通孔并连接于该第一图案化导电层；一第二图案化导电层，形成于该第二表面并连接于该导通孔导电层；以及一电性连接部，电性连接该接垫与该第一图案化导电层。
2.如权利要求1所述的半导体封装结构，其中该电性连接部延伸自该第一图案化导电层。
3.如权利要求1所述的半导体封装结构，其中该电性连接部与该第一图案化导电层一 体成形。
4.如权利要求3所述的半导体封装结构，更包括一介电层，覆盖该第一图案化导电层、该感应式芯片、该电性连接部及该第二图案化导 电层；其中，该介电层具有一第一开孔及一第二开孔，该第一开孔露出该主动表面的一部份， 该第二开孔露出该第二图案化导电层的一部分。
5.如权利要求4所述的半导体封装结构，其中该感应式芯片更具有一与该主动表面相 对应的芯片表面，该半导体封装结构更包括一芯片胶膜(Die Attach Film，DAF)，黏贴于该芯片表面； 其中，该介电层更覆盖该芯片胶膜。
6.如权利要求1所述的半导体封装结构，其中该接垫与该第一图案化导电层之间相距 一距离，该电性连接部为一焊线(wire)，该半导体封装结构更包括一介电层，覆盖该第一图案化导电层的一部份及该第二图案化导电层；以及 一封胶，包覆该焊线；其中，该介电层具有一第一开孔及一第二开孔，该第一开孔露出该主动表面的一部份， 该第二开孔露出该第二图案化导电层的一部分；其中，该焊线的一端连接该接垫，该焊线的另一端连接该第一图案化导电层的另一部份。
7.如权利要求6所述的半导体封装结构，其中该感应式芯片更具有一与该主动表面相 对应的芯片表面，该半导体封装结构更包括一芯片胶膜，黏贴于该芯片表面； 其中，该介电层更覆盖该芯片胶膜。
8.如权利要求1所述的半导体封装结构，其中该感应式芯片的一侧面与该芯片容置部 的一内侧壁相距一间隙，该半导体封装结构更包括一黏胶，设于该间隙内并连接该感应式芯片的该侧面与该芯片容置部的该内侧壁，以 将该感应式芯片固设于该芯片容置部。
9.一种半导体封装结构的封装方法，包括提供一基板，该基板具有一第一表面与一第二表面；形成一芯片容置部及一导通孔于该基板，该芯片容置部及该导通孔从该第一表面贯穿 至该第二表面；设置一感应式芯片于该芯片容置部内，该感应式芯片具有一主动表面且包括一接垫， 该接垫位于该主动表面；形成一第一图案化导电层于该第一表面；形成一导通孔导电层于该导通孔，该导通孔连接于该第一图案化导电层；形成一第二图案化导电层于该第二表面，该第二图案化导电层连接于该导通孔导电层；形成一电性连接部于该接垫与该第一图案化导电层之间，以电性连接该接垫与该第一 图案化导电层。
10.如权利要求9所述的封装方法，其中该电性连接部延伸自该第一图案化导电层，且 形成该第一图案化导电层的步骤及形成该电性连接部的步骤同时进行。
11.如权利要求10所述的封装方法，更包括形成一介电层于该第一图案化导电层、该感应式芯片、该电性连接部及该第二图案化 导电层；形成一第一开孔及一第二开孔于该介电层，该第一开孔露出该主动表面的一部份，该 第二开孔露出该第二图案化导电层的一部分。
12.如权利要求11所述的封装方法，其中该感应式芯片更具有一与该主动表面相对应 的芯片表面，该半导体封装结构更包括一芯片胶膜，其设于该芯片表面，于形成该介电层的 该步骤中更包括形成该介电层于该芯片胶膜。
13.如权利要求9所述的封装方法，其中该电性连接部为一焊线，该封装方法更包括 形成一介电层于该第一图案化导电层的一部份及该第二图案化导电层；形成一第一开孔及一第二开孔于该介电层，该第一开孔露出该主动表面的一部份，该 第二开孔露出该第二图案化导电层的一部分； 于形成该电性连接部的该步骤中包括以该焊线电性连接该第一图案化导电层的另一部份与该接垫；以及该封装方法更包括以一封胶，包覆该焊线。
14.如权利要求13所述的封装方法，其中该感应式芯片更具有一与该主动表面相对应 的芯片表面，该半导体封装结构更包括一芯片胶膜，其设于该芯片表面，于形成该介电层的 该步骤中更包括形成该介电层于该芯片胶膜。
15.如权利要求9所述的封装方法，其中该芯片容置部于该第一表面露出的一开口，于 设置该感应式芯片于该芯片容置部内的该步骤包括设置一黏贴膜于该第一表面，以使该黏贴膜覆盖该开口 ；黏贴该感应式芯片于该黏贴膜的一黏贴面上，其中该感应式芯片的该主动表面面向该 黏贴面；设置一黏胶于该感应式芯片的一侧面与该芯片容置部的一内侧壁之间，以将该感应式 芯片固设于该芯片容置部；以及 移除该黏贴膜。
16.如权利要求9所述的封装方法，其中形成该第一图案化导电层的该步骤、形成该 导通孔导电层的该步骤及形成该第二图案化导电层的该步骤以半加成(semi-additive process, SAP)方式完成。
全文摘要
一种半导体封装结构及其封装方法。半导体封装结构包括一基板、一感应式芯片、一第一图案化导电层及一电性连接部。基板具有一芯片容置部及相对应的一第一表面与一第二表面。芯片容置部从第一表面贯穿至第二表面。第一图案化导电层形成于第一表面，而感应式芯片埋设于芯片容置部内。电性连接部电性连接感应式芯片与第一图案化导电层。由于感应式芯片内埋于芯片容置部内，使整体的半导体封装结构的体积缩小。
文档编号H01L23/48GK101937881SQ200910139548
公开日2011年1月5日 申请日期2009年6月29日 优先权日2009年6月29日
发明者欧英德 申请人:日月光半导体制造股份有限公司