半导体元件及其制造方法

专利名称：半导体元件及其制造方法
技术领域：
本发明涉及一种半导体元件及其制造方法，特别是涉及一种金属氧化物半导体 (metal oxide semiconductor, M0S)电晶体及其制造方法。
背景技术：
随着半导体制造工艺技术的快速发展，为了增进元件的速度与效能，整个电路元 件的尺寸必须不断缩小，且元件的集成度也必须持续不断地提升。在对元件积集度要求越 来越高的趋势下，必须考量到如漏电流、热载子效应(hot carrier effect)或短沟道效应 (short channel effect, SCE)等元件特性的改变，以避免对集成电路的可靠度与效能造成
严重影响。以金属氧化物半导体电晶体为例，图1是现有习知的一种金属氧化物半导体电晶 体的剖面示意图。如图1所示，栅极结构102配置在基底100上，而间隙壁104配置在栅极 结构102的侧壁上。源极漏极延伸(sourcedrain extension, SDE)的偏移间隙壁(offset spacer) 106形成在栅极结构102与间隙壁104之间，且位于间隙壁104与基底100之间。 源极区108a与漏极区108b分别配置在间隙壁104外侧的基底100中。源极延伸区IlOa 与漏极延伸区IlOb分别配置在间隙壁104下方的基底100中。也就是说，源极延伸区IlOa 是位于源极区108a与栅极结构102之间，而漏极延伸区IlOb是位于漏极区108b与栅极 结构102之间。栅极结构102、源极区108a与漏极区108b上还配置有自对准金属硅化物 (salicide)112。考虑到源极延伸区IlOa与漏极延伸区IlOb的浓度会影响元件效能，源极延伸区 IlOa与漏极延伸区IlOb的掺杂剂量必须够重以确保元件效能及品质。然而，重掺杂的源极 延伸区IlOa与漏极延伸区IlOb会导致很高的栅极引发漏极漏电流(gate-induced drain leakage,GIDL)和严重的热载子效应。虽然藉由降低源极漏极延伸的掺杂剂量可以减缓栅 极引发漏极漏电流与热载子效应，但却会使得片电阻(sheet resistance)与栅极漏极间的 重叠电容(gate-drain overlap capacitance)上升而严重影响元件效能。再者，间隙壁 104必须够厚才能防止源极区108a与漏极区108b的掺质扩散到源极延伸区IlOa与漏极 延伸区110b，且必须保留足够的空间使源极漏极扩散，以充分抑制电击穿(punch through) 与短沟道效应的发生。此外，当基底100上形成有应力层时，厚的间隙壁104往往会造成应 力层远离沟道区，因而降低应力层对载子迁移率的提升效果。由此可见，上述现有的半导体元件及其制造方法在结构与使用上，显然仍存在有 不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来 谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切结构 能够解决上述问题，如何有效确保半导体元件的元件可靠度，并提升半导体元件的元件效 能，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体元件及其制造方 法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容
本发明的主要目的在于，克服现有的半导体元件存在的缺陷，而提供一种新的半 导体元件，所要解决的技术问题是使其元件效能可获得提升，非常适于实用。本发明的另一目的在于，提供一种新的半导体元件的制造方法，所要解决的技术 问题是形成倾斜且弯曲的源极漏极延伸(SDE)，从而更加适于实用。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出 的半导体元件，其包括基底、栅极结构、掺杂区以及轻掺杂区。基底具有一阶状上表面，其中 阶状上表面包括第一表面、第二表面及第三表面。第二表面低于第一表面。第三表面连接第 一表面与第二表面。栅极结构配置于第一表面上。掺杂区配置于栅极结构两侧的基底中， 且位于第二表面下。轻掺杂区分别配置于栅极结构与掺杂区之间的基底中。各轻掺杂区包 括相互连接的第一部分与第二部分。第一部分配置于第二表面下，且第二部分配置于第三 表面下。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。在本发明的一实施例中，上述的第三表面倾斜于第一表面，且第一表面的延伸方 向与第三表面所形成的夹角介于45°至60°之间。在本发明的一实施例中，上述的第一表面实质上平行于第二表面。在本发明的一实施例中，上述的第一表面与第二表面之间的高度差介于250 A至 600 A之间，而第一表面与第二表面之间的水平间距介于250 A至350 A之间。在本发明的一实施例中，上述各轻掺杂区的第一部分的长度介于50 A至150 A 之间，而第二部分的长度介于300 A至700 A之间。在本发明的一实施例中，半导体元件更包括间隙壁，配置于栅极结构的侧壁上，且 位于轻掺杂区上。间隙壁的厚度例如是介于50 A至200人之间。间隙壁的材料可以是氧 化物、氮氧化物(oxynitride)、氮化氧化物(nitrided oxide)、氮化物或上述材料的组合。在本发明的一实施例中，半导体元件更包括自对准金属硅化物层，配置于栅极结 构上及掺杂区上。在本发明的一实施例中，半导体元件更包括应力层，配置于基底上。应力层例如是 会提供压缩应力或拉伸应力至沟道区的氮化物薄膜。在本发明的一实施例中，半导体元件更包括井区，配置于基底中，其中掺杂区与轻 掺杂区位于此井区中。在本发明的一实施例中，半导体元件更包括袋状(环状)植入区，配置于栅极结构 下的基底中，且各袋状(环状)植入区分别相邻于各掺杂区。袋状(环状)植入区例如是 局部(localized)袋状(环状)植入区或复合(multiple)袋状(环状)植入区。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的 半导体元件的制造方法。首先，提供一基底，并于基底上形成栅极结构。以栅极结构为掩模 移除部分基底以形成阶状上表面，其中阶状上表面包括第一表面、第二表面及第三表面。第 二表面低于第一表面。第三表面连接第一表面与第二表面。于栅极结构两侧的基底中形成 轻掺杂区。各轻掺杂区包括相互连接的第一部分与第二部分。第一部分配置于第二表面下， 且第二部分配置于第三表面下。在基底中形成掺杂区，各掺杂区位于第二表面下且分别邻 接轻掺杂区。
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本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。在本发明的一实施例中，上述的第三表面倾斜于第一表面，且第一表面的延伸方 向与第三表面所形成的夹角介于45°至60°之间。在本发明的一实施例中，上述的第一表面实质上平行于第二表面。在本发明的一实施例中，上述的第一表面与第二表面之间的高度差介于250人至 600 A之间，而第一表面与第二表面之间的水平间距介于250 A至350 A之间。在本发明的一实施例中，上述各轻掺杂区的第一部分的长度介于50人至150 A 之间，而第二部分的长度介于300 A至700 A之间。在本发明的一实施例中，上述的方法更包括于栅极结构的侧壁上与轻掺杂区上形 成第一间隙壁。第一间隙壁的厚度例如是介于50 A至200 A之间。在本发明的一实施例中，上述形成第一间隙壁的方法包括下列步骤。首先，在基底 上形成间隙壁材料层。接着，在栅极结构的侧壁上形成第二间隙壁，其中第二间隙壁覆盖位 于轻掺杂区上的部分间隙壁材料层。以第二间隙壁为掩模移除部分间隙壁材料层，接着再 移除第二间隙壁。在本发明的一实施例中，在移除部分间隙壁材料层之后，以第二间隙壁为掩模形 成掺杂区。在形成间隙壁材料层之后且在形成第二间隙壁之前，形成轻掺杂区；或者，在移 除第二间隙壁之后，形成轻掺杂区。在本发明的一实施例中，在形成第一间隙壁之后，形成轻掺杂区与掺杂区。轻掺杂 区与掺杂区例如是利用单一制造工艺或两步骤制造工艺而形成。在本发明的一实施例中，上述的方法更包括在栅极结构上及掺杂区上形成自对准 金属硅化物层。在本发明的一实施例中，上述的方法更包括于基底上形成应力层，其例如是会提 供压缩应力或拉伸应力至沟道区的氮化物薄膜。在本发明的一实施例中，在形成栅极结构之前，更包括在基底中形成井区，其中掺 杂区与轻掺杂区形成在井区中。在本发明的一实施例中，上述的方法更包括在栅极结构下的基底中形成袋状(环 状)植入区，且各袋状(环状)植入区分别相邻于各掺杂区。袋状(环状)植入区例如是 局部袋状(环状)植入区或复合袋状(环状)植入区。上述袋状(环状)植入区可以在形 成阶状上表面之后而形成，或在形成轻掺杂区之后而形成，或在形成间隙壁材料层之后且 在形成轻掺杂区之前而形成。借由上述技术方案，本发明半导体元件及其制造方法至少具有下列优点及有益效 果基于上述，本发明的半导体元件具有倾斜且弯曲的轻掺杂区作为源极漏极延伸 (SDE)，可有助于减轻热载子效应，而不需降低轻掺杂区的掺质浓度。再者，由于轻掺杂区具 有倾斜且弯曲的轮廓，因此可以减少栅极引发漏极漏电流(GIDL)与栅极漏极间的重叠电容。此外，本发明的半导体元件的制造方法形成倾斜且弯曲的轻掺杂区，因此轻掺杂 区的扩散不会受到掺杂区扩散的影响，而可以在此半导体元件结构中形成更薄的间隙壁。 如此一来，利用形成更薄的间隙壁，薄的间隙壁配合顷斜蚀刻的基底可以让应力层更接近沟道区，而使得应力层更有效率地加强电子迁移率，使元件效能能够获得进一步的改善。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够 更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。


图1是现有习知的一种金属氧化物半导体电晶体的剖面示意图。图2是依照本发明的一实施例的一种半导体元件的剖面示意图。图3A至图3E是依照本发明的一实施例的一种半导体元件的制造流程剖面示意图。图4A至图4C是依照本发明的另一实施例的一种半导体元件的制造流程剖面示意 图。图5A至图5C是依照本发明的又一实施例的一种半导体元件的制造流程剖面示意 图。图6所绘示是根据现有习知的NMOS及本发明实验例的NMOS在平行于第一表面的 沟道区中不同位置所对应的横向电场分布曲线图。100、200、300 基底102,204,310 栅极结构
104、210、312a、318、402、404、502、504 间隙壁
106 偏移间隙壁108a 源极区
108b 漏极区IlOa 源极延伸区
IlOb 漏极延伸区112:自对准金属硅化物
201、301 阶状上表面201a,301a 第--表面
201b,301b 第二表面201c,301c 第三三表面
202,302 井区204a 栅极
204b 栅介电层
206、322、408、509、509a、509b 掺杂区
208、316、412、508 轻掺杂区
208a、316a、412a、508a 第一部分
208b、316b、412b、508b 第二部分
210a:厚度
212、324、416、510 自对准金属硅化物层
214、326、418、512 应力层
304 介电层306 导体层
308 图案化硬掩模层312 间隙壁材料层
314、320、406、410、506、507 植入制造工艺
D1 高度差D2 水平间距
L” L2 长度Ψ 夹角
具体实施例方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合
7附图及较佳实施例，对依据本发明提出的半导体元件及其制造方法的具体实施方式
、结构、 特征及其功效，详细说明如后。图2是依照本发明的一实施例的一种半导体元件的剖面示意图。须注意的是，下 述实施例是以P型来表示第一导电型，而以N型来表示第二导电型，但本发明并不以此为 限。熟习此技艺者应了解，本发明亦可以将第一导电型置换成N型，并将第二导电型置换成 P型以形成半导体元件。请参照图2所示，本发明的半导体元件至少包括基底200、栅极结构204、掺杂区 206以及轻掺杂区208。提供具有第一导电型的基底200，其可以是P型硅基底、P型磊晶硅 (epi-silicon)基底或是绝缘层上覆 P 型半导体(semiconductor-on-insulator, S0I)基 底。基底200例如是具有阶状上表面201。阶状上表面201包括第一表面201a、第二表面 201b及第三表面201c，其中第三表面201c连接第一表面201a与第二表面201b。低于第一 表面201a的第二表面201b实质上可平行于第一表面201a。当第一表面201a与第二表面 201b实质上为平坦面时，第三表面201c可倾斜于第一表面201a。也就是说，第三表面201c 是介于第一表面201a与第二表面201b之间的斜面，其中斜面的上缘连接第一表面201a，而 斜面的下缘连接第二表面201b。在一实施例中，第一表面201a与第二表面201b之间的高 度差D1介于250人至600 A之间。在一实施例中，第一表面201a与第二表面201b之间的 水平间距D2介于250 A至350 A之间。在一实施例中，第一表面201a的延伸方向与第三表 面201c所形成的夹角Ψ介于45°至60°之间。此外，基底中200还配置有具有第一导电型的井区202，其例如是P型井区 (P-well)。在一实施例中，具有第一导电型(如P型)的局部(localized)袋状(环状) 植入区或复合(multiple)袋状(环状)植入区更可以配置于井区202中。局部袋状(环 状)植入区或复合袋状(环状)植入区例如是配置于栅极结构204的下方，且分别相邻于 各掺杂区206。井区202例如是只具有超陡倒退(super steep retrograde, SSR)井。在 另一实施例中，井区202也可以是具有超陡倒退井与袋状(环状)植入区的结合。栅极结构204配置于第一表面上。栅极结构204的长度例如是对应于第一表面 201a的长度。栅极结构204包括栅极204a与栅介电层204b，其中栅介电层204b配置于栅极 204a与基底200之间。栅极204a的长度可小至90nm或是其他更小的尺寸。栅极204a的 材料可以是金属、掺杂多晶硅、硅锗(silicon-germanium)或是多晶硅与金属的组合。栅介 电层204b的有效氧化物厚度(effective oxide thickness，EOT)例如约为2 O A至35 A, 以抑制从栅极204a的漏电流。栅介电层204b的材料可以是氧化物、氮化氧化物(nitrided oxide)、氮氧化物(oxynitride)或高介电常数(high_K)材料，其中高介电常数材料例如 是铪(Hf)、氧化钛(TiOx)、氧化铪(HfOx)、氮氧化硅铪(HfSiON)、氧化铝铪(HfAlO)、氧化铝 (Al2O3)。第二导电型的掺杂区206配置于栅极结构204两侧的基底200中。掺杂区206配 置于第二表面201b下。掺杂区206可以是N+掺杂区，以分别作为半导体元件的源极与漏 极。第二导电型的轻掺杂区208配置于栅极结构204与掺杂区206之间的基底200中。 与掺杂区206具有相同导电型态的轻掺杂区208会在栅极结构204的两侧分别电性连接至 对应的掺杂区206，因而作为源极漏极延伸(SDE)。各个轻掺杂区208包括互相连接的第一部分208a与第二部分208b。第一部分208a配置于第二表面201b下，且相邻于第三表面 201c。第二部分208b配置于第三表面201c下。在一实施例中，第二部分208b有时还会稍 微地延伸至第一表面201a下方的区域中。由于各轻掺杂区208的总水平长度会取决于栅 极204a的长度，因此当栅极204a的长度缩小时，轻掺杂区208的分布区域可以缩短。以栅 极204a的长度约为90nm为例，各轻掺杂区208的水平分布约介于400 A至600 A之间。 在一实施例中，第一部分208a的长度L1介于50 A至150 A之间。在一实施例中，第二部分 208b的长度L2介于300 A至700 A之间。值得注意的是，由于第三表面201c为倾斜面，因 此各轻掺杂区208的倾斜角被控制在45°至60°的范围内，以保持元件的击穿特性(punch through characteristic)。一般而言，横向电场(lateral electric field)仅取决于轻掺杂区208的表面掺 杂特性。由于轻掺杂区208具有由第一部分208a与第二部分208b所构成倾斜且弯曲的轮 廓，因此第一部分208a可提供保留的空间给掺杂区206扩散。在此半导体元件的结构中， 在第一表面201a下的小部分轻掺杂区208的表面掺杂很淡，因此可以在不降低轻掺杂区 208掺杂剂量及不影响轻掺杂区208电阻的情况下，而有效减轻热载子效应、栅极漏极间的 重叠电容与栅极引发漏极漏电流(GIDL)。详言之，由于在栅极漏极间的重叠区域中的掺杂 浓度会显著地减少，因此热载子效应、栅极引发漏极漏电流(GIDL)与栅极漏极间的重叠电 容也会减少。再者，轻掺杂区208在栅极结构204下方的扩散与掺杂区206的扩散无关，因 而掺杂区206的掺杂浓度可以够重且够深。此外，本发明的半导体元件还可包括间隙壁210、自对准金属硅化物层212以及 应力层214。间隙壁210配置于栅极结构204的侧壁上，且位于轻掺杂区208上。间隙壁 210例如具有弯曲的外型，而对应符合栅极结构204侧壁、第三表面201c及一部分第二表面 201b的轮廓。换句话说，间隙壁210可以将栅极结构204的侧壁与外界隔绝，并覆盖形成有 轻掺杂区208的部分基底200。间隙壁210的材料包括氧化物、氮氧化物(oxynitride)、氮 化氧化物(nitrided oxide)、氮化物或上述材料的组合。在一实施例中，间隙壁210的厚度 210a约介于50 A至200 A之间。自对准金属硅化物层212配置于栅极结构204上以及掺杂区206上。自对准金属 硅化物层212的材料例如是硅化镍(NiSix)或硅化钴(CoSix)。在一实施例中，还可以在栅 极结构204上与掺杂区206上形成接触窗(未绘示)，由于配置有自对准金属硅化物层212， 而使得界面上的电阻会降低。应力层214配置于栅极结构204上与基底200上。应力层214可以是会提供压 缩应力或拉伸应力至沟道区(即通道区，以下均称为沟道区)的氮化物薄膜。在一实施例 中，会在沟道区引起拉伸应力的氮化物薄膜是用于NM0S，而会在沟道区引起压缩应力的氮 化物薄膜是用于PM0S。对90nm的技术节点而言，应力层214的厚度例如会落在400 A至 1000人的范围内。一般而言，间隙壁210的厚度210a是影响短沟道效应的主要关键之一。 藉由使间隙壁210的厚度210a变薄至50人至200 A的范围内，以缩短应力层214与沟道 区之间的距离，因而可改善因应力层214所提升的元件效能。特别说明的是，由于在栅极结构204下方的轻掺杂区208扩散与掺杂区206的扩 散无关，因此掺杂区206的掺杂浓度会够重且够深，而有利于自对准金属硅化物层212的形 成。此外，因为轻掺杂区208具有第一部分208a而可使间隙壁210变薄。由于较薄的间隙壁210以及具有凹陷面的基底200，有助于使应力层214能够更加接近位于栅极结构204下 的沟道区，因此可提升载子迁移率并促进元件效能的改善。接下来将利用剖面示意图继续说明本发明实施例的半导体元件的制造方法。以下 所述的流程仅是为了详细说明本发明的方法在形成如图2所示的半导体元件的制作流程， 以使熟习此项技术者能够据以实施，但并非用以限定本发明的范围。图3A至图3E是依照本发明的一实施例的一种半导体元件的制造流程剖面示意 图。请参照图3A所示，提供具有第一导电型的基底300，其可以是P型硅基底、P型磊 晶硅基底或是绝缘层上覆P型半导体(SOI)基底。第一导电型的井区302形成在基底300 中，其中井区302例如是P型井区。在一实施例中，井区302可以是形成超陡倒退(SSR)井 的轮廓。请参照图3B所示，依序在基底300上形成介电层304、导体层306与图案化硬 掩模层308。介电层304的材料可以是氧化物、氮化氧化物(nitrided oxide)、氮氧化物 (oxynitride)或高介电常数(high_K)材料，其中高介电常数材料例如是铪(Hf)、氧化钛 (TiOx)、氧化铪(HfOx)、氮氧化硅铪(HfSiON)、氧化铝铪(HfAlO)、氧化铝(Al2O3)。导体层 306的材料可以是金属、掺杂多晶硅、硅锗(silicon-germanium)或是多晶硅与金属的组 合。利用图案化硬掩模层308为掩模，移除部分介电层304与部分导体层306，以在基底300 上定义出栅极结构310。图案化的介电层304是作为栅介电层，而图案化的导体层306是作 为栅极。在一实施例中，栅极的长度可以是90nm或是其他更小的尺寸，而栅介电层的有效 氧化物厚度(EOT)可以约介于20 A至35 A之间，以防止漏电流的发生。之后，移除一部分的基底300，以形成阶状上表面301。移除部分基底300的方法 例如是以栅极结构310作为掩模而进行倾斜硅蚀刻制造工艺(sloped silicon etching process)。在一实施例中，倾斜硅蚀刻制造工艺(即制程，本文均称为制造工艺)可以是使 用包含多种酸类的合适配方所进行的湿蚀刻。在另一实施例中，倾斜硅蚀刻制造工艺也可 以是使用包含多种气体(如CHF3、CF4、Ar、02)的合适组合所进行的等离子体蚀刻。所形成 的阶状上表面301包括第一表面301a、第二表面301b以及第三表面301c，其中第三表面 301c连接第一表面301a与第二表面301b。第一表面301a例如是对应于栅极结构310的 位置。低于第一表面301a的第二表面301b实质上可平行于第一表面301a。当第一表面 301a与第二表面301b实质上为平坦面时，第三表面301c可倾斜于第一表面301a。也就是 说，第三表面301c是介于第一表面301a与第二表面301b之间的斜面，其中斜面的上缘连 接第一表面301a，而斜面的下缘连接第二表面301b。在一实施例中，第一表面301a与第二 表面301b之间的高度差D1介于250 A至600 A之间。在一实施例中，第一表面301a与第 二表面301b之间的水平间距D2介于25O A至35O人之间。在一实施例中，第一表面301a 的延伸方向与第三表面301c所形成的夹角Ψ介于45°至60°之间。请参照图3C所示，移除图案化硬掩模层308。接着，在基底300上形成间隙壁材 料层312。间隙壁材料层312例如是覆盖栅极结构310、第二表面301b及第三表面301c。 在一实施例中，间隙壁材料层312的厚度约介于50人至200人之间。间隙壁材料层312 的材料包括氧化物、氮氧化物(oxynitride)、氮化氧化物(nitrided oxide)、氮化物或上 述材料的组合。形成间隙壁材料层312的方法可以是利用沉积制造工艺或快速热制造工艺(rapid thermal process, RTP)，快速热制造工艺例如是原位蒸汽生成(in-situ steam generation, ISSG)氧化制造工艺。随之，进行植入制造工艺314，以在栅极结构310两侧的基底300形成第二导电型 (N型)的轻掺杂区316。轻掺杂区316例如是在基底300中作为源极漏极延伸(SDE)的 结。轻掺杂区316可以是利用垂直植入所形成，或是利用倾斜角植入所形成，并使用低能量 以形成浅的源极漏极延伸(SDE)结深度(junction depth)及使用足够重剂量以降低片电 阻。在一实施例中，当栅极长度约为90nm且间隙壁材料层312的厚度约为100 A时，可以使 用10-15KeV的能量与5e14-3e15Cm_2的剂量来进行植入制造工艺314，且可以利用5° -10° 的倾斜角植入掺质。在一实施例中，当元件尺寸更缩减且间隙壁材料层312的厚度变薄至 40-80 A时，植入制造工艺314的能量可减低至2-7KeV。值得注意的是，也可以是在形成栅极结构310之后及形成间隙壁材料层312之前 进行植入制造工艺314。以90nm的技术节点为例，可以使用2_5KeV的能量与5e14-le15CnT2 的剂量来进行植入制造工艺314，且可以利用0°的倾斜角垂直植入掺质。当元件尺寸更缩 减时，需要较低的能量来进行植入制造工艺314，可使用约0. I-IKeV的能量。此外，在一实施例中，在形成阶状上表面301之后或是在形成轻掺杂区316之后， 还可以在井区302中形成第一导电型(如P型)的局部袋状(环状)植入区或复合袋状 (环状)植入区。在另一实施例中，也可以是在形成间隙壁材料层312之后及形成轻掺杂区 316之前，在井区302中形成袋状(环状)植入区。也就是说，井区302可以是只具有超陡 倒退(SSR)井，或是具有超陡倒退井与袋状(环状)植入区的结合。局部袋状(环状)植 入区或复合袋状(环状)植入区例如是分别形成于栅极结构310的下方，且分别邻接于之 后预形成的各掺杂区。上述袋状(环状)区可以利用垂直植入所形成，或是以7° -45°的 倾斜角进行植入所形成。请参照图3D所示，在栅极结构310的侧壁上形成间隙壁318。间隙壁318覆盖 一部分的间隙壁材料层312，以定义后续预形成的源极区与漏极区。以间隙壁318作为掩 模移除部分的间隙壁材料层312。剩余的间隙壁材料层312会形成间隙壁312a，各间隙壁 312a分别配置于间隙壁318与栅极结构310的侧壁之间。进行植入制造工艺320，以在间 隙壁318的外侧基底300中分别形成第二导电型的掺杂区322。掺杂区322形成于第二表 面301b下，且电性连接轻掺杂区316。掺杂区322例如是N+掺杂区，以分别作为源极区与 漏极区。在形成间隙壁318之后，可以使用高于植入制造工艺314的能量以垂直植入的方 式进行植入制造工艺320。深且重的掺杂区322可有助于降低片电阻并使后续的金属硅化 制造工艺更容易进行。在一实施例中，对90nm的技术节点而言，可以使用10-20KeV的能量 与le15-3e15Cm_2的剂量来进行植入制造工艺320。请参照图3E所示，还可以进行回火制造工艺以活化掺质。在90nm的技术节点中， 回火制造工艺可以是一般的浸入式(soak)回火制造工艺或是尖峰(spike)回火制造工艺。 针对尺寸更小的元件，还可以使用其他的先进回火技术，如快速(flash)或激光(laser)回 火制造工艺。之后，移除间隙壁318，并在栅极结构310上与掺杂区322上形成自对准金属硅化 物层324。自对准金属硅化物层324的材料可以是硅化镍(NiSix)或硅化钴(CoSix)。在一 实施例中，可以在移除间隙壁318之前或之后形成自对准金属硅化物层324。接着，在基底300上形成应力层326，以完成本发明的半导体元件。应力层326可以是会提供压缩应力或 拉伸应力至沟道区的氮化物薄膜。在此实施例中，应力层326会在NMOS的沟道区引起拉伸 应力。在另一实施例中，会在沟道区引起压缩应力的氮化物薄膜可作为PMOS的应力层。针 对90nm的技术节点，应力层326的厚度例如介于约400 A至1000 A之间。须注意的是， 上述自对准金属硅化物层324、应力层326等构件的形成方法及形成顺序当为此技术领域 的人员所熟知，故于此不赘述其细节。请再次参照图3E所示，分别配置于栅极结构310与掺杂区322之间的基底300中 的各轻掺杂区316包括相连的第一部分316a与第二部分316b，以形成倾斜且弯曲的轮廓。 第一部分316a配置于第二表面301b下，且相邻于第三表面301c。第二部分316b配置于第 三表面301c下，且第二部分316b还可以有一小部分的区域延伸至第一表面301a下。当栅 极长度约为90nm时，各轻掺杂区316的水平分布例如是介于约400 A至600 A之间。在 一实施例中，第一部分316a的长度L1介于50人至150 A之间。在一实施例中，第二部分 316b的长度L2介于300 A至700 A之间。值得注意的是，由于第三表面301c为倾斜面，因 此各轻掺杂区316的倾斜角被控制在45°至60°的范围内，以保持元件的击穿特性。倾斜 且弯曲的轻掺杂区316在表面具有较轻的掺杂浓度，因此可减轻热载子效应，并在不增加 源极漏极延伸(SDE)电阻的情况下减少栅极引发漏极漏电流(GIDL)与栅极漏极间的重叠 电容。在回火制造工艺的过程中，由于轻掺杂区316具有倾斜且弯曲的轮廓，因此轻掺杂区 316在栅极结构310下方的扩散与掺杂区322的扩散无关，而掺杂区322的掺杂浓度可以够 重且够深以利进行金属硅化制造工艺。而且，由于间隙壁312a薄且顺应基底300的外型而 弯曲，因此应力层326会更靠近沟道区，而可有效提升元件效能。图4A至图4C是依照本发明的另一实施例的一种半导体元件的制造流程剖面示意 图。须注意的是，图4A至图4C所示的制造流程是接续图3B后的步骤。在图4A至图4C中， 和图3B相同的构件则使用相同的标号并省略其说明。请参照图4A所示，移除图案化硬掩模层308。接着，在栅极结构310的侧壁与部分 基底300上形成间隙壁402及间隙壁404。弯曲的间隙壁402可以利用可弃式(disposable) 间隙壁404来形成。间隙壁402分别配置在间隙壁404与栅极结构310的侧壁之间。间隙 壁402与间隙壁404覆盖第三表面301c且覆盖部分第二表面301b，因此可利用间隙壁402 与间隙壁404来定义后续预形成的源极区与漏极区。接着，进行植入制造工艺406，以在间隙壁404的外侧基底300中分别形成第二导 电型的掺杂区408。形成在第二表面301b下的掺杂区408例如是N+掺杂区，以分别作为 源极区与漏极区。可以使用高于形成源极漏极延伸(SDE)的能量以垂直植入的方式进行 植入制造工艺406。在一实施例中，对90nm的技术节点而言，可以使用10_20KeV的能量与 le15-3e15cm-2的剂量来进行植入制造工艺406。请参照图4B所示，移除间隙壁404。进行植入制造工艺410，以在栅极结构310两 侧的基底300中形成第二导电型(N型)的轻掺杂区412。轻掺杂区412可以是利用垂直植 入所形成，或是使用低能量并利用倾斜角植入所形成。在一实施例中，当栅极长度约为90nm 且间隙壁402的厚度约为100人时，可以使用10-15KeV的能量与5e14-3e15CnT2的剂量来进 行植入制造工艺410，且可以利用5° -10°的倾斜角植入掺质。在一实施例中，当元件尺寸 更缩减且间隙壁402的厚度变薄至4 0-8O A时，植入制造工艺410的能量可减低至2-7KeV。
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请参照图4C所示，还可以进行回火制造工艺以活化掺质。之后，在栅极结构310 上与掺杂区408上形成自对准金属硅化物层416。接着，在基底300上形成应力层418，以 完成本发明的半导体元件。如图4C所示，分别配置在栅极结构310与掺杂区408之间的基 底300中的各轻掺杂区412包括第一部分412a与第二部分412b，其中第一部分412a连接 第二部分412b。第一部分412a配置于第二表面301b下，且相邻于第三表面301c。第二 部分412b配置于第三表面301c下，且第二部分412b还可以有一小部分的区域延伸至第一 表面301a下。当栅极的长度约为90nm时，各轻掺杂区412的水平分布可以介于约400 A 至600 A之间。在一实施例中，第一部分412a的长度L1介于50入至150 A之间。在一实 施例中，第二部分412b的长度L2介于300 A至700 A之间。特别说明的是，由于第三表面 301c为倾斜面，因此各轻掺杂区412的倾斜角可被控制在45°至60°的范围内，以保持元 件的击穿特性。图5A至图5C是依照本发明的又一实施例的一种半导体元件的制造流程剖面示意 图。须注意的是，图5A至图5C所示的制造流程是接续图3B后的步骤。在图5A至图5C中， 和图3B相同的构件则使用相同的标号并省略其说明。请参照图5A所示，移除图案化硬掩模层308。接着，在栅极结构310的侧壁与部分 基底300上形成间隙壁502以及间隙壁504。具有弯曲外型的间隙壁502例如是藉由可弃 式(disposable)间隙壁504来形成。间隙壁502分别配置于间隙壁504与栅极结构310 的侧壁之间。间隙壁502与间隙壁504覆盖第三表面301c且覆盖部分的第二表面301b，而 可用于定义后续预形成的源极漏极延伸(SDE)、源极区与漏极区。请参照图5B-1所示，移除间隙壁504。进行植入制造工艺506，以在栅极结构310 两侧的基底300中形成第二导电型(N型)的轻掺杂区508与掺杂区509a。轻掺杂区508 例如是形成于间隙壁502的下方，而掺杂区509a例如是形成于间隙壁502的外侧。请参照图5B-2所示，在另一实施例中，更可以使用低能量选择性地进行植入制造 工艺507，以在栅极结构310的两侧基底300中形成第二导电型(N型)的掺杂区509b，而 使源极漏极(SD)扩散区更深。掺杂区509b例如是形成在掺杂区509a的范围。在此说明 的是，本发明对进行植入制造工艺506与植入制造工艺507的先后顺序并不作任何限制，亦 即上述进行植入制造工艺506与植入制造工艺507的顺序可以对调。承上述，浅的源极漏极延伸(SDE)区以及源极漏极(SD)扩散区可以是使用适当能 量进行单一植入制造工艺而同时形成，或是进行双次植入制造工艺以将掺质植入基底300 两次。在一实施例中，如图5B-1所示，在单一植入制造工艺以同时形成轻掺杂区508与掺杂 区509a的过程中，由于间隙壁502覆盖在基底300上，轻掺杂区508会形成浅结(shallow junction)；由于没有间隙壁502的遮蔽，掺杂区509a会形成较深的结。以90nm的技术节 点且间隙壁502的厚度约为100 A为例，可以使用约15KeV的能量与le15-3e15Cm_2的剂量 来进行单一植入制造工艺，并使用5° -10°的倾斜角来植入掺质，如此一来就可以同时形 成所需的结轮廓。在一实施例中，在两步骤植入制造工艺以形成轻掺杂区508与掺杂区509a、509b 的过程中，藉由植入制造工艺506可同时形成轻掺杂区508与掺杂区509a(如图5B-1所 示)；而由于间隙壁502的遮蔽效果，另外使用较低的能量进行植入制造工艺507只会增加 掺杂区509b的掺杂浓度(如图5B-2所示)。以90nm的技术节点且间隙壁502的厚度约为
13100人为例，可以使用约15KeV的能量与le15-3e15Cm_2的剂量来进行植入制造工艺506而同 时形成轻掺杂区508与掺杂区509a，其中使用5° -10°的倾斜角来植入掺质。在相同于上 述的条件下，可以使用约5-lOKeV的能量与le15-3e15Cm_2的剂量来进行植入制造工艺507， 以增加掺杂区509b的掺杂浓度。请参照图5C所示，在进行植入制造工艺506之后或在进行植入制造工艺507之 后，还可以进行回火制造工艺以活化掺质，因而形成掺杂区509。之后，在栅极结构310上 与掺杂区509上形成自对准金属硅化物层510。接着，在基底300上形成应力层512，以完 成本发明的半导体元件。如图5C所示，分别配置于栅极结构310与掺杂区509之间的基底 300中的各轻掺杂区508包括第一部分508a与第二部分508b，其中第一部分508a连接第 二部分508b。第一部分508a配置于第二表面301b下，且相邻于第三表面301c。第二部分 508b配置于第三表面301c下，并选择性地包括一小部分的区域延伸至第一表面301a下。 当栅极的长度约为90nm时，各轻掺杂区508的水平分布例如是介于约400 A至600入之 间。在一实施例中，第一部分508a的长度L1介于50 A至150 A之间。在一实施例中，第二 部分508b的长度L2介于3OO人至700 A之间。特别说明的是，由于第三表面301c为倾斜 面，因此各轻掺杂区508的倾斜角可被控制在45°至60°的范围内，以保持元件的击穿特 性。为证实本发明的半导体元件可有效改善元件效能，接下来将以实验例说明其 特性。以下实验例的说明仅是用来说明本发明的半导体元件的结构配置对于横向电场 (lateral electric field)的影响，但并非用以限定本发明的范围。实验例图6所绘示是根据现有习知的NMOS及本发明实验例的NMOS在平行于第一表面的 沟道区中不同位置所对应的横向电场分布曲线图。如图6所示，分别模拟现有习知的NMOS及本发明所提出的NMOS在接近栅极结构 与硅基底之间界面的沟道区的横向电场分布。现有习知的NMOS与本发明实验例的NMOS的 栅极长度约为90nm。在分别提供相同偏压至两个元件的情况下，现有习知的NMOS的横向电 场分布远高于本发明实验例的NMOS的横向电场分布。由于横向电场显著影响热载子效应， 因此具有较高横向电场的现有习知匪OS会遭遇严重的热载子效应，而导致元件效能降低。 由此可知，本发明所提出的NMOS结构具有更低的横向电场值，因而能够达到提升元件效能 的功效。综上所述，本发明的半导体元件包括具有第一部分与第二部分的轻掺杂区，而倾 斜且弯曲的轻掺杂区可以在不减轻轻掺杂区掺质浓度的情况下降低热载子效应。而且，藉 由使轻掺杂区具有倾斜且弯曲的轮廓，还可以减轻如栅极引发漏极漏电流(GIDL)等漏电 流及栅极漏极间的重叠电容。此外，本发明的半导体元件的制造方法利用可弃式(disposable)间隙壁来形成 倾斜且弯曲的轻掺杂区，而可轻易地整合至现有制造工艺中。因此，制造工艺简单而不会增 加制造成本，且所形成的元件也会具有更佳效能。再者，本发明的半导体元件的制造方法可 以应用在所有MOS元件结构上，即使是元件尺寸微缩至90nm以下的MOS元件也适用。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽 然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰 为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质 对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
一种半导体元件，其特征在于其包括一基底，具有一阶状上表面，其中该阶状上表面包括一第一表面、低于该第一表面的一第二表面、连接该第一表面与该第二表面的第三表面；一栅极结构，配置于该第一表面上；两掺杂区，配置于该栅极结构两侧的该基底中，且位于该第二表面下；以及两轻掺杂区，分别配置于该栅极结构与该些掺杂区之间的该基底中，其中各该些轻掺杂区包括一第一部分，位于该第二表面下；以及一第二部分，连接该第一部分，且位于该第三表面下。
2.根据权利要求1所述的半导体元件，其特征在于其中所述的第三表面倾斜于该第一 表面，且该第一表面的一延伸方向与该第三表面所形成的夹角介于45°至60°之间。
3.根据权利要求1所述的半导体元件，其特征在于其中所述的第一表面平行于该第二表面。
4.根据权利要求1所述的半导体元件，其特征在于其中所述的第一表面与该第二表面 之间的高度差介于250人至600 A之间，且该第一表面与该第二表面之间的水平间距介 于250 A至350 A之间。
5.根据权利要求1所述的半导体元件，其特征在于其中所述的轻掺杂区的该第一部分 的长度介于50 A至150 A之间，且该第二部分的长度介于300 A至700 A之间。
6.根据权利要求1所述的半导体元件，其特征在于其更包括一间隙壁，配置于该栅极 结构的侧壁上且位于该些轻掺杂区上，该间隙壁的厚度介于50入至200 A之间。
7.根据权利要求1所述的半导体元件，其特征在于其更包括一应力层，配置于该基底上。
8.根据权利要求1所述的半导体元件，其特征在于其更包括两袋状植入区，配置于该 栅极结构下的该基底中，各该些袋状植入区分别相邻于各该些掺杂区，其中该些袋状植入 区为局部袋状植入区、或复合袋状植入区。
9.一种半导体元件的制造方法，其特征在于其包括 提供一基底；在该基底上形成一栅极结构；移除部分该基底以形成一阶状上表面，其中该阶状上表面包括一第一表面、低于该第 一表面的一第二表面、连接该第一表面与该第二表面的第三表面；在该栅极结构两侧的该基底中形成两轻掺杂区，其中各该些轻掺杂区包括一第一部分，形成于该第二表面下；及一第二部分，连接该第一部分，且形成于该第三表面下；以及在该基底中形成两掺杂区，该些掺杂区位于该第二表面下且分别邻接该些轻掺杂区。
10.根据权利要求9所述的半导体元件的制造方法，其特征在于其中所述的第三表面 倾斜于该第一表面，且该第一表面的一延伸方向与该第三表面所形成的夹角介于45°至 60°之间。
11.根据权利要求9所述的半导体元件的制造方法，其特征在于其中所述的第一表面平行于该第二表面。
12.根据权利要求9所述的半导体元件的制造方法，其特征在于其中所述的第一表面 与该第二表面之间的高度差介于250 A至600 A之间，且该第一表面与该第二表面之间 的水平间距介于250 A至350 A之间。
13.根据权利要求9所述的半导体元件的制造方法，其特征在于其中所述的轻掺杂区 的该第一部分的长度介于50 A至150 A之间，且该第二部分的长度介于300 A至700 A 之间。
14.根据权利要求9所述的半导体元件的制造方法，其特征在于其更包括在该栅极 结构的侧壁上与该些轻掺杂区上形成一第一间隙壁，该第一间隙壁的厚度介于50人至 200人之间。
15.根据权利要求14所述的半导体元件的制造方法，其特征在于其中所述的形成该第 一间隙壁的方法包括在该基底上形成一间隙壁材料层；在该栅极结构的侧壁上形成一第二间隙壁，其中该第二间隙壁覆盖位于该些轻掺杂区 上的部分该间隙壁材料层；以该第二间隙壁为掩模移除部分该间隙壁材料层；以及移除该第二间隙壁。
16.根据权利要求15所述的半导体元件的制造方法，其特征在于其中所述的在移除部 分该间隙壁材料层之后，以该第二间隙壁为掩模形成该些掺杂区。
17.根据权利要求15所述的半导体元件的制造方法，其特征在于其中所述的在形成该 第二间隙壁之前或在移除该第二间隙壁之后，形成该些轻掺杂区。
18.根据权利要求14所述的半导体元件的制造方法，其特征在于其中所述的在形成该 第一间隙壁之后，利用单一制造工艺或两步骤制造工艺形成该些轻掺杂区与该些掺杂区。
19.根据权利要求9所述的半导体元件的制造方法，其特征在于其更包括在该基底上 形成一应力层。
20.根据权利要求9所述的半导体元件的制造方法，其特征在于，在形成该阶状上表面 之后或在形成该些轻掺杂区之后或在形成该些轻掺杂区之前，更包括在该栅极结构下的该 基底中形成两袋状植入区，各该些袋状植入区分别相邻于各该些掺杂区，其中该些袋状植 入区为局部袋状植入区或复合袋状植入区。
全文摘要
本发明是关于一种半导体元件及其制造方法。该半导体元件，其包括基底、栅极结构、掺杂区以及轻掺杂区。基底具有一阶状上表面，其中阶状上表面包括第一表面、第二表面及第三表面。第二表面低于第一表面。第三表面连接第一表面与第二表面。栅极结构配置于第一表面上。掺杂区配置于栅极结构两侧的基底中，且位于第二表面下。轻掺杂区分别配置于栅极结构与掺杂区之间的基底中。各轻掺杂区包括相互连接的第一部分与第二部分。第一部分配置于第二表面下，且第二部分配置于第三表面下。该半导体元件具有倾斜且弯曲的轻掺杂区作为源极漏极延伸，有助于减轻热载子效应而不需降低轻掺杂区的掺质浓度，还可减少栅极引发漏极漏电流与栅极漏极间的重叠电容。
文档编号H01L29/38GK101908560SQ20091014647
公开日2010年12月8日 申请日期2009年6月8日 优先权日2009年6月8日
发明者卢道政, 吴冠纬, 张耀文, 杨怡箴 申请人:旺宏电子股份有限公司