半导体装置及制造具有金属栅极堆叠的半导体装置的方法

专利名称：半导体装置及制造具有金属栅极堆叠的半导体装置的方法
技术领域：
本发明涉及制造具有金属栅极堆叠的半导体装置的方法。
背景技术：
当例如金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor; MOSFET)的半导体装置随着各种技术节点(technology node)微縮化时，高介电常数(high k)介电材料与金属被用来形成栅极堆叠。 此外，使用应变硅(strainedsilicon)以提高晶体管通道的迁移率(mobility)。于
一般的方法中，是使用氮化硅层、离子注入以及退火工艺以形成应变基底。 另一方面，调整功函数以增进装置效能。当考虑高介电常数介电材料层非常 薄时，电流通道会损坏高介电常数介电材料层与基底。再者，上述形成应变 基底的方法难以达到大应力。

发明内容
本发明提供一种制造具有金属栅极堆叠的半导体装置的方法，包括于
一半导体基底上形成一高介电常数介电材料层；于该高介电常数介电材料层
上形成一第一金属层；于该第一金属层上形成一硅层；图案化该硅层、第一
金属层及高介电常数介电材料层以形成具有一栅极长度小于50 rim的栅极堆
叠；以及进行硅化工艺以将该硅层完全转变成一硅化电极。
本发明也提供一种制造具有金属栅极堆叠的半导体装置的方法，包括 于一半导体基底上形成一栅极堆叠；于该半导体基底中形成一源极及漏极；
于该源极及漏极上形成一第一硅化层；于该半导体基底上形成一层间介电材 料层；对该半导体基底进行一化学机械研磨工艺；以及之后，于该栅极堆叠 上形成一第二硅化层。
本发明还提供一种半导体装置，包括 一源极及漏极，位于一半导体基 底中； 一第一栅极堆叠，设置于该半导体基底中且插介于该源极及该漏极之
5间，其中该第一栅极堆叠具有小于50nm的栅极长度且包括 一高介电常数 介电层，设置于该半导体基底上； 一第一金属层，设置于该高介电常数介电 层上；以及一硅化栅极层，直接设置于该第一金属层上，该硅化栅极层具有 一第一厚度；以及硅化元件，形成于该源极及该漏极上，该些硅化元件具有 实质上小于该第一厚度的一第二厚度。
本发明提供具有金属栅极堆叠的半导体装置，其中当硅层转变成硅化层 时，金属层混合硅层，且在栅极堆叠中造成应力。本发明中，应力与功函数 可分开设计并适当的调整，本发明也消除了一般方法中由应力对高介电常数 介电材料与基底所造成的损坏。


图1是根据本发明概念所构成的制造具有金属栅极结构的半导体装置的 方法流程图。
图2至图5是于各种实施例中根据本发明概念所构成的具有金属栅极结 构的半导体装置的剖面图。
图6是根据本发明概念所构成的制造具有金属栅极结构的半导体装置的 方法流程图。
图7至图10是于各种实施例中根据本发明概念所构成的具有金属栅极 结构的半导体装置的剖面图。
并且，上述附图中的附图标记说明如下-
210 半导体基底；212 高介电常数介电材料层；214 金属层；216 硅层； 218 硬掩模层；220 介电层；222 间隙壁；224 源极/漏极；226 源极/漏极 硅化物；228 硅化层；229 层间介电层。
具体实施例方式
有关各实施例的制造和使用方式如以下所详述。然而，值得注意的是， 本发明所提供的各种可应用的发明概念是依具体内文的各种变化据以实施， 且在此所讨论的具体实施例仅是用来显示具体使用和制造本发明的方法，而 不用以限制本发明的范围。以下是通过各种附图及实施例说明本发明较佳实 施例的制造过程。在本发明各种不同的各种实施例和附图中，相同的符号代
6表相同或类似的元件。此外，当一层材料层是位于另一材料层或基板之上时， 其可以是直接位于其表面上或另外插入有其他中介层。
图1是根据本发明概念所构成的制造具有金属栅极结构的半导体装置的
方法100。图2至图5是于各种实施例中根据本发明概念所构成的具有金属 栅极结构的半导体装置200的剖面图。以下说明半导体装置200及其制造方 法100。
请参考图1及图2，方法100起始于步骤102，于半导体基底210上形 成各种栅极材料层。半导体基底210包括硅。基底还包括各种隔离元件，例 如浅沟槽隔离(shallow trench isolation; STI)，以及各种掺杂元件，例如通过公 知的各种离子注入或扩散技术所形成的n型阱及p型阱。基底210可额外的 包括锗(germanium)、硅锗(silicon germanium)或其他合适的半导体材料。于其 他实施例中，基底210可额外的包括其他半导体材料，例如钻石(diamond)、 碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷砷化镓(GaAsP)、砷化铝 铟(AlInAs)、砷化铝镓(AlGaAs)、磷化镓铟(GalnP)、或其他适当的其组合。
于此步骤，高介电常数介电材料层212形成于基底上。通过例如原子层 沉积法(atomic layer deposition; ALD)的适合步骤形成高介电常数介电材料层 212。其他形成高介电常数介电材料层的方法包括金属有机化学气相沉积法 (metal organic chemical vapor deposition; MOCVD)、物理气相沉禾只法(physical vapor deposition; PVD)、紫外线-臭氧氧化(UV-Ozone Oxidation)法以及分子束 外延法(molecular beam epitaxy; MBE)。于一实施例中，高介电常数介电材料 包括氧化铪(Hf02)。或者，高介电常数介电材料层包括金属氮化物(metal nitride)、金属硅化物(metal silicates)或其他金属氧化物(metal oxide)。
可额外的于基底上形成界面层(interfacial layer; IL)(未显示)，且界面 层插介于半导体基底210及高介电常数介电材料层212之间。于一例子中， 界面层包括薄氧化硅层。薄氧化硅是在形成高介电常数介电材料层前形成于 基底210上。薄氧化硅层可以原子层沉积法或热氧化法形成。
金属层214形成于高介电常数介电材料层上。金属层214是以PVD或 其他合适的方法形成。于一实施例中，金属层包括氮化钛(titaniumnitride)。 于其他实施例中，金属栅极层可包括氮化钽(tantalum nitride)、氮化钼 (molybdenum nitride)、氮化钩(tungsten nitride)、钩(tungsten)、碳化钽(tantalumcarbide)、氮碳化钽(tantalum carbide nitride)、氮化钛铝(titanium aluminum nitride)或其组合。所选择的金属层具有适当的功函数。于一实施例中，金属 层214的厚度小于约50埃(angstrom)。于其他实施例中，金属层可具有设计 成具有适当功函数的多层膜结构(multi-film structure)。
可设置盖层(capping layer)(未显示)于高介电常数介电材料层上。盖层 插介于高介电常数介电材料层及金属层之间。于一实施例中，盖层包括氧化 镧(lanthanum oxide; LaO)。盖层或者可包括其他合适的材料，例如氧化铝 (aluminum oxide; A1203)。盖层可以合适的方法形成，例如PVD或ALD法。
硅层216还形成于金属层214上。于一实施例中，硅层包括多晶硅。于 其他实施例中，硅层包括非晶硅。可以化学气相沉积(CVD)工艺形成硅层。 可于CVD工艺中使用硅烷(silane; SiH4)作为化学气体以形成硅层。于一实施 例中，硅层的厚度小于约700埃。举例而言，硅层的厚度为约600埃。
可还于硅层216上形成硬掩模层218以图案化栅极。硬掩模层218包括 一或多种介电材料，且利用合适的方法形成，例如CVD法。于各种实施例 中，硬掩模层包括氧化硅、氮化硅、氮氧化硅或于多层膜结构中的其组合物。
请参考图1及图2,方法100进行至步骤104,图案化各种栅极材料层 以形成栅极堆叠。于硬掩模层上形成定义一或多个开口的图案化光致抗蚀剂 层。然后蚀刻移除于图案化光致抗蚀剂层的开口中的硬掩模层，以形成图案 化硬掩模层。对硬掩模层所进行的蚀刻工艺可为湿蚀刻工艺或干蚀刻工艺。 举例而言，可使用氢氟酸(hydrofluoric; HF)溶液蚀刻氧化硅硬掩模层。可利 用光刻制成形成图案化光致抗蚀剂层。光刻工艺的例子可包括光致抗蚀剂层 涂布、软烤(softbaking)、遮罩对准、曝光、曝光后烘烤(post-exposure baking)、 显影(developingphotoresist)及硬烤(hardbaking)的工艺步骤。也可以例如无光 罩光亥U(maskless photolithography)、电子束亥!j写(electron-beam writing)、离子 束刻写(ion-beam writing)及分子转印(molecular imprint)的其他适合的方法进 行或取代光刻曝光工艺。或者，可不使用硬掩模层。于此例子中，是通过于 硅层上直接形成图案化光致抗蚀剂层，然后利用图案化光致抗蚀剂层作为蚀 刻掩模以蚀刻栅极层而图案化栅极层。
然后通过蚀刻工艺(etching process)将于图案化硬掩模层的开口中的各种 栅极材料层蚀刻移除。于一实施例中，蚀刻工艺使用干蚀刻工艺。于一实施例中，干蚀刻工艺使用含氟等离子体移除硅层。于其他实施例中，干蚀刻工 艺使用含氟等离子体移除硅层、金属层及高介电常数介电材料层。于例子的 进化中，蚀刻气体包括CF4。或者，蚀刻工艺可包括多个蚀刻步骤以蚀刻各
种栅极材料层。于一实施例中，栅极堆叠具有小于50nm的栅极宽度。
请参考图1及图3，方法100可进行至步骤106，于栅极堆叠的侧壁上 形成介电层220。于栅极堆叠的侧壁上设置介电层220使后续形成的源极/漏 极元件自栅极堆叠偏移而增进元件效能。此外或或者，使用介电层封住高介 电常数介电材料层及金属以保护这些栅极材料。介电层220包括氧化硅、氮 化硅或其他适合的介电材料。可以CVD、 PVD或其他合适的方法形成介电 层220。
请参考图1及图4，方法100进行至步骤108，于基底210上形成各种 源极及漏极元件。于一实施例中，通过利用栅极堆叠作为注入掩模进行离子 注入步骤而形成轻掺杂漏极(lightly d叩ed drain; LDD)区域。轻掺杂漏极区域 大体对准于栅极堆叠的边缘。若介电层存在，轻掺杂漏极区域通过介电层自 栅极堆叠的边缘偏移。此外，可进行口袋离子注入步骤以消除短通道效应。
然后通过公知技术于栅极堆叠的侧壁(或介电层的侧壁，若存在时)上 形成间隙壁222。举例而言，间隙壁包括氮化硅且是以化学气相沉积以及然 后干蚀刻工艺形成。间隙壁222可具有多层结构。
然后通过另一离子注入工艺于基底中形成源极与漏极。因此所形成的源 极与漏极是通过间隙壁222更偏移自栅极堆叠。轻惨杂漏极区域及源极/漏极 于图4中皆标示为224。此后对基底进行退火工艺以活化源极/漏极元件224。 可利用适合的方法进行退火工艺，例如快速热退火(rapid thermal annealing) 或激光退火(laser annealing)法。
通过蚀刻工艺将硬掩模218自栅极堆叠移除。举例而言，若硬掩模由氮 化硅所构成，使用热磷酸(phosphoric acid; & 04)溶液作为蚀刻剂以选择性的 移除硬掩模层。于一实施例中，可在形成源极与漏极的离子注入步骤后移除 硬掩模。于其他实施例中，在间隙壁222形成后，用以形成源极与漏极的第 二离子注入步骤前，移除硬掩模层。
请参考图1及图5，方法100进行至步骤110，于栅极堆叠上形成完全 硅化层(flilly silicide layer)228。硅层216使用自对准硅化技术(sdf-aligned
9silicide technique)完全变成硅化层228。于一形成完全硅化层的程序的实施例 中，是首先于基底上沉积第二金属层。第二金属层直接接触于栅极区中的硅 层。接着以适当的温度对半导体装置200进行退火工艺以使第二金属层与硅 层反应形成硅化物。进行退火工艺直到硅层完全转变成硅化层。在退火工艺 后将未反应的金属自基底移除。
于各种实施例中用以形成硅化物的金属材料包括钛(titanium)、镍 (nickel)、钴(cobalt)、铀(platinum)、钯(palladium)、鸨(tungsten)、钽(tantalum) 或铒(erbium)。所形成的硅化物可为任何适当的组成(composition)及相 (phase),其取决于各种参数，包括退火温度与第二金属层的厚度。于一实施 例中，硅化层228具有梯度结构(graded structure),使得硅化物组成/相可垂 直的改变。于其他实施例中，硅化层228具有例如MSi、 MSi2、 M2Si、 M2Si3、 M3Si2或M3Si的相/组成，例如其中的"M"表示第二金属。
用以于第二金属层与硅层之间反应的退火温度范围介于约20(TC及 50(TC之间。在于第一退火工艺中形成硅化物后，可对半导体装置进行温度 较高的第二退火步骤以将硅化物转变成某种相态以降低电阻和/或调整功函 数。
当硅层转变成硅化层时，金属层混合硅层，且在栅极堆叠中造成应力。 应力还传至位于栅极堆叠下方的基底以形成应变通道区域(strained channel region)。是利用硅化体积膨胀作用(silicide volume expansion effect)产生且调 变通道应力以增进装置效能。再者，功函数是个别的由金属层214所决定。 因此应力与功函数可分开设计并适当的调整。也消除了一般方法中由应力对 高介电常数介电材料与基底所造成的损坏。
当于栅极堆叠上形成硅化物时，源极及漏极的顶部也被硅化，因此形成 源极/漏极硅化物226。然而，间隙壁与隔离元件由于其介电特性而未被硅化。 硅化物只形成于栅极堆叠及源极与漏极上，且自对准于这些元件。因此，上 述工艺是称作自对准硅化(self-aligned silicide (salicide))技术。由于硅基底是 结晶态(crystalline state),硅层是多晶态或非结晶态，因此源极/漏极的硅化率 (silicidationrate)不同于硅层的硅化率。硅层的硅化率可实质上大于源极/漏极 的硅化率。硅化率的比例可通过与形成硅化物相关的第一退火温度决定及调 整。因此，可以选择退火步骤以使硅层完全硅化成硅化电极228且源极/漏极硅化物226具有适当的厚度。
由于如此所形成的栅极将留在最终装置中，因此上述方法称作先栅极 (gate-first)法。然后一般工艺流程可接着形成半导体装置200的其他元件。举 例而言，形成内连线结构(interconnection structure)以适当的连接半导体装置 200的各种元件。于其他例子中，于基底上形成层间介电层(inter-level dielectric (ILD) layer),然后对基底进行化学机械研磨(chemical mechanical polishing; CMP)，以及然后在层间介电层中形成连接至源极/漏极与栅极的接 触窗(conatact)。
图6是于另一实施例中根据本发明概念所构成的制造具有金属栅极结构 的半导体装置的方法230。方法230可应用于后栅极(gate-last)工艺，其中部 分的栅极堆叠于之后移除，并重建成适当的功函数以调整为nMOS晶体管或 pMOS晶体管。图7至图10为于各种实施例中根据本发明概念所构成的具 有金属栅极结构的半导体装置250的剖面图。以下共同说明半导体装置250 及其制造方法230。半导体装置250相似于图2至图5的半导体装置200。 因此，为了简洁，以相同的号码标示相似的元件。
请参考图6及图7，方法230起始于步骤232，于半导体基底210上形 成各种栅极材料层，相似于方法100的步骤102。半导体基底210包括硅。 基底还包括各种隔离元件，例如浅沟槽隔离(shallow trench isolation; STI)，以 及各种掺杂元件，例如通过公知的各种离子注入或扩散技术所形成的n型阱 或p型阱。基底210可额外的包括锗(germanium)、硅锗(silicon germanium) 或其他合适的半导体材料。
于此步骤，高介电常数介电材料层212形成于基底上。通过例如原子层 沉积法的适合步骤形成高介电常数介电材料层212。其他形成高介电常数介 电材料层的方法包括金属有机化学气相沉积法(metal organic chemical vapor deposition; MOCVD)、物理气相沉积法(physical vapor deposition; PVD)、紫外 线-臭氧氧化(UV-Ozone Oxidation)法以及分子束外延法(molecular beam epitaxy; MBE)。于一实施例中，高介电常数介电材料包括氧化铪(Hf02)。或 者，高介电常数介电材料层包括金属氮化物(metalnitride)、金属硅化物(metal silicates)或其他金属氧化物(metal oxide)。
可额外的于基底上形成界面层(未显示)，且界面层插介于半导体基底
ii210与高介电常数介电材料层212之间。于一例子中，界面层包括薄氧化硅 层。薄氧化硅是在形成高介电常数介电材料层前形成于基底210上。薄氧化 硅层可以原子层沉积法或热氧化法形成。
金属层214形成于高介电常数介电材料层上。金属层214以PVD或其 他合适的方法形成。于一实施例中，金属层包括氮化钛(titaniumnitride)。于 其他实施例中，金属栅极层可包括氮化钽(tantalum nitride)、氮化钼 (molybdenum nitride)、氮化鸽(tungsten nitride)、鸨(tungsten)、碳化钽(tantalum carbide)、氮碳化钽(tantalum carbide nitride)、 氮化钛铝(titanium aluminum nitride)或其组合。所选择的金属层具有适当的功函数。于一实施例中，金属 层214的厚度小于约50埃(angstrom)。于其他实施例中，金属层可具有设计 成具有适当功函数的多层膜结构(multi-film structure)。
可设置盖层(未显示)于高介电常数介电材料层上。盖层插介于高介电 常数介电材料层与金属层之间。于一实施例中，盖层包括氧化镧(lanthanum oxide; LaO)。或者盖层可包括其他合适的材料，例如氧化铝(aluminum oxide; A1203)。盖层可以合适的方法形成，例如PVD或ALD法。
硅层216还形成于金属层214上。于一实施例中，硅层包括多晶硅。于 其他实施例中，硅层包括非晶硅。可以化学气相沉积(CVD)工艺形成硅层。 可于CVD工艺中使用硅垸(silane; SiH4)作为化学气体以形成硅层。于一实施 例中，硅层的厚度小于约700埃。举例而言，硅层的厚度为约600埃。
可还于硅层216上形成硬掩模层218以图案化栅极。硬掩模层218包括 一或多种介电材料，且利用合适的方法形成，例如CVD法。于各种实施例 中，硬掩模层包括氧化硅、氮化硅、氮氧化硅或于多层膜结构中的其组合物。
请参考图6及图7，方法230进行至步骤234，图案化各种栅极材料层 以形成栅极堆叠。于硬掩模层上形成定义一或多个开口的图案化光致抗蚀剂 层。然后蚀刻移除于图案化光致抗蚀剂层的开口中的硬掩模层，以形成图案 化硬掩模层。对硬掩模层所进行的蚀刻工艺可为湿蚀刻工艺或干蚀刻工艺。 举例而言，可使用氢氟酸(hydrofluoric; HF)溶液蚀刻氧化硅硬掩模层。可利 用光刻工艺形成图案化光致抗蚀剂层。或者，可不使用硬掩模层。于此例子 中，是通过于硅层上直接形成图案化光致抗蚀剂层，然后利用图案化光致抗 蚀剂层作为蚀刻掩模蚀刻栅极层而图案化栅极层。然后通过蚀刻工艺(etching process)将于图案化硬掩模层的开口中的各种 栅极材料层蚀刻移除。于一实施例中，蚀刻工艺利用干蚀刻工艺。于一例子 中，干蚀刻工艺使用含氟等离子体移除硅层。于其他实施例中，干蚀刻工艺 使用含氟等离子体移除硅层、金属层及高介电常数介电材料层。于例子的进 化中，蚀刻气体包括CF4。或者，蚀刻工艺可包括多个蚀刻步骤以蚀刻各种 栅极材料层。于一实施例中，栅极堆叠具有小于50nm的栅极宽度。
请参考图6及图8，方法230可进行至步骤236，于栅极堆叠的侧壁上 形成介电层220。于栅极堆叠的侧壁上设置介电层220以使后续形成的源极/ 漏极元件自栅极堆叠偏移而增进元件效能。此外或或者，使用介电层封住高 介电常数介电材料层及金属以保护这些栅极材料。介电层220包括氧化硅、 氮化硅或其他适合的材料。可以CVD、 PVD或其他合适的方法形成介电层 220。
请参考图6及图9，方法230进行至步骤238，于基底210上形成各种 源极及漏极元件。于一实施例中，通过利用栅极堆叠作为注入掩模进行离子 注入工艺而形成轻掺杂漏极(lightly doped drain; LDD)区域。轻掺杂漏极区域 大体对准于栅极堆叠的边缘。若介电层存在，轻掺杂漏极区域通过介电层自 栅极堆叠的边缘偏移。此外，可进行口袋离子注入工艺以消除短通道效应。
然后通过公知技术于栅极堆叠的侧壁(或介电层的侧壁，若存在时)上 形成间隙壁222。举例而言，间隙壁包括氮化硅且以化学气相沉积以及然后 干蚀刻工艺所形成。间隙壁可具有多层结构。
然后通过另一离子注入工艺于基底中形成源极与漏极。因此所形成的源 极与漏极通过间隙壁222更偏移自栅极堆叠。轻掺杂漏极区及源极/漏极于图 9中皆标示为224。此后可对基底进行退火工艺以活化源极/漏极元件224。 可利用适合的方法进行退火工艺，例如快速热退火(rapid thermal annealing) 或激光退火(laser annealing)法。
可于此步骤通过硅化技术于源极及漏极上形成硅化元件，上述硅化技术 包括沉积金属、退火以及蚀刻以移除未与硅基底反应的多余金属。由于硬掩 模位于栅极堆叠的顶部上，因此此次硅化物将不会形成于栅极堆叠上。
请参考图6及图10，方法230可进行至步骤240，利用合适的工艺，例 如CVD或旋涂式玻璃法(spin-on glass; SOG)，于基底上形成层间介电层229。层间介电层包括介电材料，例如氧化硅、低介电常数介电材料或其他合适的 介电材料。举例而言，层间介电层以高密度等离子体CVD法形成。层间介
电层设置于多个栅极堆叠之间的基底上以及栅极堆叠上。
然后对基底进行化学机械研磨工艺以研磨至栅极堆叠露出，或当硬掩模 层存在时，研磨至硬掩模层露出。于此例子中，硬掩模层也作用为蚀刻停止 层。进行额外的湿蚀刻工艺以选择性的移除硬掩模。举例而言，若硬掩模由
氮化硅所构成，使用热磷酸(phosphoric acid; 1^04)溶液作为蚀刻剂以选择性 的移除硬掩模层。于一实施例中，在形成源极与漏极的离子注入步骤后移除 硬掩模。于其他实施例中，在间隙壁222形成后，用以形成源极与漏极的第 二离子注入步骤前，移除硬掩模层。或者，也可继续CMP工艺以移除硬掩 模层。还于其他实施例中，可移除硅层216与金属层214以使另一金属层与 硅层沉积以作为金属栅极电极。可通过CMP工艺移除多余的^f圭层直到露出 层间介电层。
请参考图6及图10，方法230进行至步骤242，于栅极堆叠上形成完全 硅化层228。相似的，硅层216使用自对准硅化技术(self-aligned silicide technique)完全变成硅化层228。于一形成完全硅化层的程序的实施例中，是 首先于基底上沉积第二金属层。第二金属层直接接触于栅极沟丰曹中的硅层。 接着以适当的温度对半导体装置250进行退火工艺以使第二金属层与硅层反 应形成硅化物。进行退火步骤直到硅层完全转变成硅化层。在退火步骤后将 未反应的金属自基底移除。
于各种实施例中用以形成硅化物的金属材料包括钛(titanium)、镍 (nickel)、钴(cobalt)、钼(platinum)、钯(palladium)、鸨(tungsten)、牵旦(tantalum) 或铒(erbium)。所形成的硅化物可为任何适当的组成(composition)及相 (phase),其取决于各种参数，包括退火温度与第二金属层的厚度。于一实施 例中，硅化层228具有例如MSi、 MSi2、 M2Si、 M2Si3、 M3Si2或M3Si的禾目/ 组成，其中"M"表示第二金属。
用以于第二金属层与硅层之间反应的退火温度范围介于约20(TC及 50(TC之间。在于第一退火工艺中形成硅化物后，可对半导体装置进行温度 较高的第二退火步骤以将硅化物转变成某种相态以降低电阻和/或调整功函 数。
14于此例子中，完全硅化栅极电极及源极/漏极硅化物是^^开形成。因此， 可个别控制源极/漏极硅化物的厚度。当硅层变成硅化层时，金属层混合硅层， 且在栅极堆叠中造成应力。应力还传至位于栅极堆叠下方的基底以形成应变
通道区域。利用硅化体积膨胀作用(silicide volume expansion effect)产生且调 变通道应力以增进装置效能。再者，功函数是独立的由金属层214所决定。 因此应力与功函数可分开设计并适当的调整。也消除了一般方法中由应力对 高介电常数介电材料与基底所造成的损坏。
于一例子中，所形成的完全硅化栅极电极是用于一种MOS栅极，例如n 型MOS栅极，同时另一种的MOS电极，例如p型MOS电极是被图案化光 致抗蚀剂层或图案化硬掩模覆盖。然后，通过一或多个蚀刻步骤将于p型 MOS区域中的硅层216与金属层214自栅极堆叠移除而形成栅极沟槽。也 可在进行各种用以移除硬掩模层、硅层及金属层的蚀刻步骤时同时移除部分 或全部的介电层220。
然后于p型栅极沟槽中沉积p型金属层以得到适当的功函数。于金属层 上形成例如铝或钨的额外导电材料。然后进行化学机械研磨工艺以移除多余 的导电材料并平坦化基底表面以利后续的工艺步骤。
虽然未显示，本发明实施例亦可包含其他工艺步骤以形成各种掺杂区 域，例如n型阱及p型阱，或形成例如多层内连线(multilayer interconnection; MLI)的元件。于一实施例中，还形成多层内连线。多层内连线包括垂直的内 连线，例如一般的介层窗(via)或接触窗(contact)，并包括水平的内连线，例 如金属线(metal lines)。可使用包括铜、钨及硅化物(silicide)的各种导电材料 形成各种内连线元件。于一实施例中，利用镶嵌(damascene)工艺形成铜相关 的多层内连线结构。于其他实施例中，禾U用钨于接触洞内形成钨插塞(plug)。
于其他实施例中，于基底中的隔离元件可包括浅沟槽隔离(shallow trench isolation; STI)元件。STI的形成步骤可包括于基底内蚀刻出沟槽，以及以例 如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。所填充的沟槽可具有多 层结构，例如具有热氧化衬层并以氮化硅填充沟槽。于一实施例中，STI结 构可利用一连续工艺形成，例如成长垫氧化物(pad oxide)，以低压化学气 相沉积法(LPCVD)形成氮化层，利用光致抗蚀剂及掩模图案化STI开口，于 基底内蚀刻出沟槽，选择性的成长热氧化沟槽衬垫(thermal oxide trench liner)以增进沟槽界面(trench interface)特性，以CVD氧化物填充沟槽、利用化学 机械研磨法回蚀刻，以及利用氮化物剥离法(nitride stripping)留下STI结构。 于其他实施例中，具有个别调整的功函数的n型MOS晶体管与p型MOS 晶体管的金属层不相同。于其他实施例中，栅极间隙壁可具有多层结构，且 可包括氧化硅、氮化硅、氮氧化硅、或其他介电材料。用以形成相关的惨杂 区域的N型掺杂质可包括磷、砷和/或其他材料。P型掺杂质可包括硼、铟和 /或其他材料。
本发明并非限应用于包括MOS晶体管的半导体结构，而还可延伸至其 他具有金属栅极堆叠的集成电路。举例而言，半导体装置可包括动态随机存 取存储器(dynamic random access memory; DRAM)单元、单电子晶体管(single electron transistor; SET)、禾口/或其他微电子元件(microdectronic device)(于此 统称为微电子元件)。于其他实施例中，半导体装置200包括鳍式场效晶体 管(FinFETtransistor)。当然，本发明的概念亦可应用于和/或可取得的其他类 型的晶体管，包括单栅极晶体管(single-gate transistor)、双栅极晶体管 (double-gate transistor)及其他多栅极晶体管(multiple-gate transistor),且可使 用于不同的应用中，包括感测单元(sensor cell)、存储器单元(memory cell)、 逻辑单元(logic cell)及其他的应用。
虽然本发明的实施例公开如上，然而其并非用以限定本发明，任何本领 域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰。 于一实施例中，半导体基底可包括外延层。举例而言，基底可具有覆盖块半 导体(bulk semiconductor)的外延层。于其他实施例中，基底包括为了应力效 果而通过选择性外延成长(selective epitaxial growth (SEG))工艺于源极与漏极 中所形成的硅锗(silicon germanium)。应力通过利用所述完全硅化栅极的方法 形成于通道区域中。再者，基底可包括例如埋藏介电层的绝缘层上覆半导体 (semiconductor-on-insulator;SOI)结构。或者是，基底可包括例如埋藏氧化层 (buried oxide; BOX)的埋藏介电层，其可通过被称为埋藏氧化层氧注入隔离 (separation by implantation of oxygen; SIMOX)的方法、晶片接合法(wafer bonding)、选择性外延成长法(selective epitaxial growth; SEG)或其他合适的方 法所形成。
再者，可通过混合的方法形成各种栅极堆叠，其中堆叠中的其中一种是
16通过先栅极(gate-first)法形成，其他种的栅极堆叠是通过后栅极法形成。于此 例子中，先栅极或后栅极法中的至少一个是使用上述利用完全硅化栅极电极 的方法以增强应力。于一实施例中，n型金属沉积于p型晶体管区域以及n 型晶体管区域两者上，然后通过先栅极法形成n型晶体管的金属栅极堆叠。 然后通过后栅极法形成p型晶体管的栅极堆叠，其中通过方法230形成完全 硅化栅极。再者，p型晶体管的源极及漏极可包括通过SEG工艺所形成的硅 锗(silicon germanium)源极/漏极元件。这样的整合工艺可增强p型晶体管的 应变通道(strained channel)以得到更好的元件效能。
于其他实施例中，p型MOS通过使用相似于方法230的完全硅化栅极电 极工艺的后栅极工艺形成以强化应力。当对p型MOS晶体管进行完全栅极 硅化工艺时，以图案化光致抗蚀剂层覆盖n型MOS晶体管。或者，在对p 型MOS晶体管进行完全硅化工艺前，通过光刻工艺移除p型MOS区域中的 硬掩模层并留下n型MOS区域中的硬掩模层。之后，通过后栅极工艺置换n 型MOS晶体管的栅极堆叠，上述工艺包括移除n型MOS栅极堆叠的至少一 部分，然后再填充n型金属层以形成具有通过n型金属层适当的调整功函数 的n型MOS栅极堆叠。可通过方法100以及方法230的其他组合方法形成 具有调整的功函数的n型MOS晶体管以及p型MOS晶体管。
因此，本发明提供一种制造具有金属栅极堆叠的集成电路的方法。上述 方法包括于半导体基底上形成高介电常数介电材料层；于上述高介电常数介 电材料层上形成第一金属层；于上述第一金属层上形成硅层；图案化上述硅 层、第一金属层及高介电常数介电材料层以形成栅极堆叠；以及进行硅化工 艺以将上述硅层完全转变成硅化层。
于此方法中，上述进行硅化工艺可包括于上述硅层上形成第二金属层； 进行退火步骤使上述硅层与第二金属层反应以形成硅化层；以及移除未反应 的上述第二金属层。上述形成第一金属层的步骤可包括形成氮化钛(titanium nitride; TiN)层。上述形成第一金属层的步骤可包括形成多层膜结构。上述形 成第一金属层的步骤可包括于上述高介电常数介电材料层上形成盖层膜；以 及于上述盖层膜上形成金属层膜。上述形成硅层的步骤可包括形成具有厚度 小于约700埃的上述硅层。上述方法可还包括在上述图案化上述硅层、第一 金属层及高介电常数介电材料层的步骤后，于上述栅极堆叠的侧壁上形成介
17电层；之后，于上述半导体基底中形成轻掺杂漏极元件；之后，于上述介电 层的侧壁上形成间隙壁；以及之后，形成源极及漏极。上述方法可还包括在 上述形成上述高介电常数介电材料层的步骤之前，于上述半导体基底上形成 界面层。
于其他实施例中，上述方法还包括于上述半导体基底上形成层间介电材 料层；以及对上述半导体基底进行化学机械研磨工艺。于实施例的进化中， 上述方法还包括于上述硅层上形成硬掩模层；以及之后，在上述图案化步骤 前图案化上述硬掩模层。上述方法还包括在上述进行硅化工艺的步骤前移除 上述硬掩模层。
本发明也提供制造具有金属栅极堆叠的半导体装置的方法的其他实施 例。上述方法包括于半导体基底上形成栅极堆叠；于上述半导体基底中形成 源极及漏极；于上述源极及漏极上形成第一硅化层；于上述半导体基底上形 成层间介电材料层；对上述半导体基底进行化学机械研磨工艺；以及之后， 于上述栅极堆叠上形成第二硅化层。
于此方法中，上述形成第二硅化层的步骤可包括于上述栅极堆叠上沉积 金属层；对上述基底进行退火步骤以使上述金属层与上述栅极堆叠的硅层反 应；以及自上述基底移除上述未反应的金属层。上述方法可还包括移除另一 栅极堆叠的一部分以形成栅极沟槽；以金属层填充上述栅极沟槽；以及对上 述基底进行化学机械研磨工艺。
本发明也提供一种半导体装置。上述装置包括源极及漏极，位于半导体 基底中；栅极堆叠，设置于上述半导体基底中且插介于上述源极及漏极之间。 上述栅极堆叠还包括高介电常数介电层，设置于上述半导体基底上；金属层， 设置于上述高介电常数介电层上；以及硅化栅极层，直接设置于上述金属层 上，上述硅化栅极层具有第一厚度。上述装置也包括硅化元件，形成于上述 源极及漏极上。上述硅化元件具有实质上小于上述第一厚度的第二厚度。
所公开的装置可还包括介电层，设置于上述栅极堆叠的侧壁上；以及间 隙层，设置于上述介电层上。上述硅化栅极层可包括金属，其组成不同于上 述硅化元件中的金属。上述硅化栅极层可包括金属，其选择自由钛、镍、钴、 铂以及钯所构成的群组。上述金属层可包括多层膜结构。上述装置可还包括 第二栅极堆叠，其具有设置于上述高介电常数介电层上的第二金属层，上述第二金属层的组成不同于上述第一金属层。
虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发明，任 何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动 与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
权利要求
1.一种制造具有金属栅极堆叠的半导体装置的方法，包括于一半导体基底上形成一高介电常数介电材料层；于该高介电常数介电材料层上形成一第一金属层；于该第一金属层上形成一硅层；图案化该硅层、第一金属层及高介电常数介电材料层以形成具有一栅极长度小于50nm的栅极堆叠；以及进行硅化工艺以将该硅层完全转变成一硅化电极。
2. 如权利要求1所述的制造具有金属栅极堆叠的半导体装置的方法，其 中该进行该硅化工艺的步骤包括于该硅层上形成一第二金属层；进行一退火步骤使该硅层与该第二金属层反应以形成一硅化层；以及 移除未反应的该第二金属层。
3. 如权利要求1所述的制造具有金属栅极堆叠的半导体装置的方法，其 中该形成该第一金属层的步骤包括于该高介电常数介电材料层上形成一盖层膜；以及 于该盖层膜上形成一金属层膜。
4. 如权利要求1所述的制造具有金属栅极堆叠的半导体装置的方法，还 包括在该图案化该硅层、第一金属层及高介电常数介电材料层的步骤后，于 该栅极堆叠的侧壁上形成一介电层；之后，于该半导体基底中形成一轻掺杂漏极元件； 之后，于该介电层的侧壁上形成一间隙壁；以及 之后，形成一源极及漏极。
5. 如权利要求1所述的制造具有金属栅极堆叠的半导体装置的方法，还 包括在该形成该高介电常数介电材料层的步骤之前，于该半导体基底上形成 一界面层。
6. 如权利要求1所述的制造具有金属栅极堆叠的半导体装置的方法，还 包括于该半导体基底上形成一层间介电材料层；以及对该半导体基底进行一化学机械研磨工艺。
7. 如权利要求1所述的制造具有金属栅极堆叠的半导体装置的方法，还 包括于该硅层上形成一硬掩模层；以及之后，在该图案化以形成该栅极堆叠的步骤前图案化该硬掩模层。
8. 如权利要求7所述的制造具有金属栅极堆叠的半导体装置的方法，还包括在该进行该硅化工艺的步骤前移除该硬掩模层。
9. 一种制造具有金属栅极堆叠的半导体装置的方法，包括 于一半导体基底上形成一栅极堆叠； 于该半导体基底中形成一源极及漏极； 于该源极及漏极上形成一第一硅化层； 于该半导体基底上形成一层间介电材料层； 对该半导体基底进行一化学机械研磨工艺；以及之后，于该栅极堆叠上形成一第二硅化层。
10. 如权利要求9所述的制造具有金属栅极堆叠的半导体装置的方法， 其中该形成该第二硅化层的步骤包括于该栅极堆叠上沉积一金属层；对该基底进行退火步骤以使该金属层与该栅极堆叠的一硅层反应；以及 自该基底移除未反应的该金属层。
11. 如权利要求9所述的制造具有金属栅极堆叠的半导体装置的方法， 还包括移除另一栅极堆叠的一部分，以形成一栅极沟槽； 以一金属层填充该栅极沟槽；以及 对该基底进行化学机械研磨工艺。
12. —种半导体装置，包括 一源极及漏极，位于一半导体基底中；一第一栅极堆叠，设置于该半导体基底中且插介于该源极及该漏极之 间，其中该第一栅极堆叠具有小于50 nm的栅极长度且包括-一高介电常数介电层，设置于该半导体基底上； 一第一金属层，设置于该高介电常数介电层上；以及一硅化栅极层，直接设置于该第一金属层上，该硅化栅极层具有一第一 厚度；以及硅化元件，形成于该源极及该漏极上，该些硅化元件具有实质上小于该 第一厚度的一第二厚度。
13. 如权利要求12所述的半导体装置，还包括 一介电层，设置于该第一栅极堆叠的侧壁上；以及一间隙壁，设置于该介电层上。
14. 如权利要求12所述的半导体装置，其中该硅化栅极层包括一金属， 其组成不同于该硅化元件中的一金属。
15. 如权利要求12所述的半导体装置，还包括一第二栅极堆叠，具有设 置于该高介电常数介电层上的一第二金属层，该第二金属层的组成不同于该 第一金属层。
全文摘要
本发明公开一种半导体装置及制造具有金属栅极堆叠的半导体装置的方法，其中该方法包括于一半导体基底上形成一高介电常数介电材料层；于该高介电常数介电材料层上形成一第一金属层；于该第一金属层上形成一硅层；图案化该硅层、第一金属层及高介电常数介电材料层以形成具有一栅极长度小于50nm的栅极堆叠；以及进行硅化工艺以将该硅层完全转变成一硅化电极。本发明提供具有金属栅极堆叠的半导体装置，其中当硅层转变成硅化层时，金属层混合硅层，且在栅极堆叠中造成应力。本发明中，应力与功函数可分开设计并适当的调整，本发明也消除了一般方法中由应力对高介电常数介电材料与基底所造成的损坏。
文档编号H01L21/336GK101685780SQ20091016643
公开日2010年3月31日 申请日期2009年8月17日 优先权日2008年9月26日
发明者益冈有里, 黄焕宗 申请人:台湾积体电路制造股份有限公司