专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，更具体地，涉及杂质掺杂区 可沿有源区两个边缘形成的半导体器件及其制造方法。
背景技术：
由一个晶体管组成而不含电容器的l-TDRAM最近已经被使用。该l-T DRAM不但相对易于制造而且具有改善的检测容限(margin)。
发明内容
示例性实施例提供了 一种半导体器件及其制作方法，其中杂质掺杂区可 以沿有源区的两个边缘形成，并且该杂质掺杂区在水平方向上的长度短于其 在垂直方向上的长度。
根据示例性实施例，半导体器件可以包括衬底区；有源区，在衬底区 上；在所述有源区上的栅极图案；以及第一杂质掺杂区和第二杂质掺杂区， 沿有源区的两个边缘且不与栅极图案重叠。
第一杂质掺杂区和第二杂质掺杂区在水平方向上的长度可以短于在垂 直方向上的长度。第一杂质掺杂区和第二杂质掺杂区可以由顶部至底部宽度 增加。在第一杂质掺杂区和第二杂质掺杂区中，杂质密度可以在垂直方向上 相同，或者在垂直方向上杂质的最大密度与杂质的最小密度之比可以小于或 者等于约10:1。第一杂质掺杂区和第二杂质掺杂区之间的距离可以等于或者 大于约2.0F,其中F为最小特征尺寸。半导体器件可以是单栅极结构、双栅 极结构、三栅极结构和凹陷4册极结构(recessed gate structure )中的一种。半 导体器件还可以包括绝缘区，在衬底区与有源区、第一杂质掺杂区、第二 杂质掺杂区之间；以及围绕栅极图案的层间电介质(ILD)层。
根据示例性实施例，半导体器件可以包括村底区；有源区，在村底区 上；以及沿有源区两个边缘的第一杂质掺杂区和第二杂质掺杂区，其中第一 杂质掺杂区和第二杂质掺杂区沿有源区两个边缘是狭窄的，并且第一杂质掺半导体器件还可以包括绝缘区，在衬底区与有源区、第一杂质掺杂区、
第二杂质掺杂区之间；栅极图案，在有源区上；以及围绕栅极图案的层间电
介质(ILD)层。第一杂质掺杂区和第二杂质掺杂区可以不与栅极图案重叠。 半导体器件还可以包括具有单栅极结构、双栅极结构、三栅极结构和凹陷栅
极结构之一的栅极区。第一杂质掺杂区和第二杂质掺杂区可以由顶部至底部
宽度增加。
根据示例性实施例，半导体器件可以包括衬底区；村底区上的多个有 源区，该有源区彼此间间隔预定的距离；多个第一杂质掺杂区和多个第二杂 质摻杂区，分别沿多个有源区的两个边缘形成，其中第一杂质摻杂区和第二 杂质掺杂区可以形成为沿多个有源区的两个边缘是狭窄的，并且第一杂质掺 杂区和第二杂质掺杂区在水平方向上的长度短于在垂直方向上的长度。
半导体器件还可以包括分别形成于有源区上的多个栅极图案，其中该栅
可以包括绝缘区，在衬底区与多个有源区、多个第一杂质掺杂区、多个第 二杂质掺杂区之间；以及围绕多个栅极图案的多个层间电介质(ILD)层。 多个第一杂质掺杂区和多个第二杂质掺杂区可以不与多个栅极图案重叠。半 导体器件可以是单栅极结构、双栅极结构、三栅极结构和凹陷栅极结构之一。 多个第一杂质掺杂区和多个第二杂质掺杂区可以由顶部至底部宽度增加。
通过以下结合附图的详细描述，示例性实施例将被更清楚地理解。图1A 至1B和图3至10示出这里所述的非限制性的示例性实施例。
图1A和1B是根据示例性实施例的半导体器件的透视图2是根据现有技术的比较例的半导体器件的正视图3是图1的半导体器件的正视图4是根据示例性实施例的半导体器件的正视图5是根据示例性实施例的半导体器件的正视图6才艮据示例性实施例示出如图1所示的两个半导体器件形成在衬底区 610上；
图7是根据示例性实施例的制造图6的半导体器件的方法的截面图；以及
图8到图IO是根据示例性实施例的半导体器件的透视图。
应当注意，这些附图旨在说明特定示例性实施例中使用的方法、结构和 /或材料的一般特征并补充下面提供的书面描述。但是，这些附图并不按比例 并且可以不精确地反映任何给定实施例的精确结构或性能特征，而不应被解 释为定义或限定由示例性实施例涵盖的数值或特性的范围。例如，为了清楚 起见，分子、层、区域和/或结构元件的相对厚度和位置可以被缩小或夸大。 在不同的附图中使用相似或相同的附图标记旨在表示相似或相同的元件或 特征的存在。
具体实施例方式
在下文中，将参照附图更详细地描述示例性实施例。然而，示例性实施 例可以以许多不同的方式实施，而不应被解释为限于此处所述的示例性实施 例。并且，提供这些示例性实施例是为了使本公开透彻和完整，并将示例性 实施例的范围充分传达给本领域技术人员。在附图中，为了清楚起见，层和 区域的尺寸以及相对尺寸可以被夸大。
应当理解，当称一个元件或一层在另一元件或层"上"、"连接到，，或"耦 合到"另一元件或层时，它可以直接在、连接到或耦合到另一元件或层上， 或者还可以存在插入的元件或层。相反，当称一个元件"直接在"、"直接连 接到"或"直接耦合到"另一元件或层上时，不存在插入元件或层。整个说 明书中相同的附图标记指代相同的元件。如此处所用的，术语"和/或"包括 一个或多个所列相关项目的任何及所有组合。
应当理解，虽然这里可使用术语第一、第二、第三等描述各种元件、组 件、区、层和/或部分，但这些元件、组件、区、层和/或部分不应受限于这 些术语。这些术语-f叉用于将一个元件、组件、区、层或部分与另一区、层或 部分区别开。因此，以下讨^论的第一元件、组件、区、层或部分可以在不背 离本发明精神的教导下称为第二元件、組件、区、层或部分。
为便于描述此处可以使用诸如"在…之下"、"在…下面"、"下(lower )，，、 "在…之上"、"上(upper)"等等空间相对性术语以描述如图所示的一个元 件或部件与另一个(些)元件或部件之间的关系。应当理解，空间相对性术 语是用来概括除附图所示取向之外的使用或操作中的器件的不同取向的。例如，如果附图中的器件翻转过来，被描述为"在，，其他元件或部件"之下" 或"下面"的元件将会在其他元件或部件的"上方"。这样，示例性术语"在... 下面，，就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90 度或在其他取向)，此处所用的空间相对性描述符做相应解释。
这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此
处所用的，除非上下文另有明确表述，否则单数形式"一(a)"、 "一(an)" 和"该(the)"均同时旨在包括复数形式。需要进一步理解的是，术语"包 括(comprise)"和/或"包括(comprising )",当在本说明书中使用时，指定 了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或 多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。
这里参照截面图描述示例性实施例，这些截面图为理想化示例性实施例 (和中间结构)的示意图。因而，例如，由制造技术和/或公差引起的插图形 状的变化是可能发生的。因此，示例性实施例不应解释为限于在此所示区域 的特定形状，而是包括由例如制造引起的形状偏差在内。例如，图示为矩形 的注入区域典型地将具有圓形或者弯曲的特征和/或在其边缘上的注入浓度 梯度，而非从注入区域到非注入区域的二元改变。同样，通过注入形成的埋 入区域会导致在埋入区域与进行注入的表面之间的区域中的某些注入。因 此，附图中所示区域本质上是示意性的，并且它们的形状不旨在示出器件区 域的实际形状，并且不旨在限制本发明的范围。
除非另行定义，此处使用的所有术语(包括技术术语和科学术语)都具 有本发明所属领域内的普通技术人员所通常理解的同样的含义。还应当理
解，诸如通用词典中所定义的术语，除非此处加以明确定义，否则应当#:解
释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为 理想化的或过度形式化的意义。在下文中，将参照附图对示例性实施例进行 i羊细i兑明。
图1A和1B是根据示例性实施例的半导体器件的透视图。参照图1A， 该半导体器件可以包括衬底区110、有源区140、栅极图案160、第一杂质掺 杂区180a和第二杂质掺杂区180b。根据示例性实施例的半导体器件还可以 包括衬底区110上的绝缘区120以及层间电介质(ILD)层170。
有源区140可以设置在衬底区110上，斥册极图案160可以设置在有源区 140中。第一杂质4参杂区180a和第二杂质掺杂区180b可以沿有源区140的两个边缘形成。也就是说，第一杂质掺杂区180a可以沿有源区140的左边 缘形成，而第二杂质掺杂区180b可以沿有源区140的右边缘形成。例如， 参照图1B,第一杂质摻杂区180a和第二杂质掺杂区180b可以以沿有源区 140的两个边缘的壁的形式制成。
第一杂质掺杂区180a可以沿有源区140的左边缘形成，以覆盖有源区 140的上表面和前表面的一部分以及有源区140的整个左侧表面。第二杂质 掺杂区180b可以沿有源区140的右边缘形成，以覆盖有源区140的上表面 和前表面的一部分以及有源区140的整个右侧表面。
第一杂质掺杂区180a和第二杂质掺杂区180b可以形成为沿有源区140 的边缘是狭窄的且不与栅极图案160重叠。第一杂质掺杂区180a和第二杂 质掺杂区180b在水平(horizontal)方向上的长度可以比其在垂直(vertical) 方向上的长度短。由于第一杂质掺杂区180a沿有源区140左边缘形成，所 以第一杂质掺杂区180a在垂直方向上的长度可以与有源区140在垂直方向 上的长度基本相同，但是第一杂质掺杂区180a在水平方向上的长度可以比 第一杂质4参杂区180a或有源区140在垂直方向上的长度短。
如上所述，由于第一杂质掺杂区180a和第二杂质掺杂区180b形成为沿 有源区140的边缘是狭窄的，所以即使有源区140在水平方向上的长度没有 增加，第一杂质掺杂区180a和第二杂质摻杂区180b之间的距离也可以增大。 例如，第一杂质掺杂区180a和第二杂质掺杂区180b之间的距离可以等于或 大于约2.0F。由于第一杂质掺杂区180a和第二杂质掺杂区180b之间的距离 增加，所以沟道击穿不会发生在第一杂质掺杂区180a和第二杂质掺杂区 180b之间的有源区140中。
此外，由于第一杂质掺杂区180a和第二杂质掺杂区180b形成为沿有源 区140的边缘是狭窄的，所以栅极图案160和第一杂质掺杂区180a之间的 距离以及栅极图案160和第二杂质掺杂区180b之间的距离都可以增大。因 此，可以减少带间隧穿(BTBT)的发生。
栅极电介质150和绝缘体190是半导体器件领域中的普通元件。因此， 省略对其的详细解释，并且图3、图4和图5中的栅极电介质150、图2中 的250、图6和图7中的650—1和650—2、图9中的962和图10中1050，以 及图3、图4和图5中的绝缘体190，图6和图7中的690—1和690_2和图 10中的1090也是如此。
图2是根据现有技术的比较例的半导体器件的正视图。在图2中示出的半导体器件中，第一杂质掺杂区280a和第二杂质掺杂区280b不沿有源区240 的两个边缘形成，第一杂质掺杂区280a和第二杂质掺杂区280b在水平方向 上的长度大于其在垂直方向上的长度。
因此，如果假设图1中有源区140的长度等于图2中有源区240在水平 方向上的长度，那么图2的半导体器件中第一杂质掺杂区280a和第二杂质 掺杂区280b之间的距离比图1的半导体器件中第一杂质掺杂区180a和第二 杂质掺杂区180b之间的距离更窄。从而，与根据示例性实施例的图1的半 导体器件中的第一杂质掺杂区180a和第二杂质掺杂区180b相比，根据现有 技术的比较例的图2的半导体器件中的第一质掺杂区280a和第二杂质掺杂 区280b中更可能发生沟道击穿。但是，如果通过增加有源区240在水平方 向上的长度来增大图2中第一杂质掺杂区280a和第二杂质掺杂区280b之间 的距离，那么根据比较例的半导体器件的尺寸也会增大。
根据示例性实施例的图1的半导体器件中的第一杂质掺杂区180a和第 二杂质掺杂区180b中的杂质密度在垂直方向上可以是相同的。在垂直方向 上杂质的最大密度与杂质的最小密度之比可以小于或等于约10:1。如上所 述，杂质可以在垂直方向上相对均匀地掺入第一杂质掺杂区180a和第二杂 质掺杂区180b中。
再参照图1,第一杂质掺杂区180a和第二杂质掺杂区180b可以从底部 至顶部逐渐变细。也就是，第一杂质掺杂区180a和第二杂质掺杂区180b的 顶部的长度可以短于其底部的长度。第一杂质掺杂区180a和第二杂质掺杂 区180b可以是将参照图3至图5所描述的不同的形状。
图3是图1的半导体器件的正视图。图4是根据示例性实施例的半导体 器件的正视图。参照图3，第一杂质掺杂区180a和第二杂质掺杂区180b可 以形成为四边形。图3示出第一杂质掺杂区180a和第二杂质掺杂区180b的 矩形顶表面在水平方向上的长度WA要短于其矩形底表面在水平方向上的 长度WB。参照图4，第一杂质掺杂区184a和第二杂质掺杂区184b可以形 成为三角形。也就是，第一杂质掺杂区184a和第二杂质掺杂区184b可以从 底部至顶部逐渐变细。
图5是根据示例性实施例的半导体器件的正视图。参照图5，第一杂质 掺杂区182a和第二杂质掺杂区182b在水平方向上的长度可以彼此相等。也 就是，第一杂质掺杂区182a和第二杂质掺杂区182b的长度由顶部至底部可 以是相同的。参照图1A、图3、图4和图5,根据示例性实施例的半导体器件还可以 包括位于衬底区110上的绝缘区120。绝缘区120可以是埋入氧化物(BOX) 区。该BOX区可以通过在由体衬底(bulk substrate )制成的衬底区110上形 成绝缘区120来获得，或者硅-氧化物-绝缘体(SOI)衬底的绝缘区可以被用 作BOX区。绝缘区120可以由含有氧化物的材料形成，但不限于此，也可 以由另外的绝缘材料形成。可选地，在根据示例性实施例的半导体器件中， 有源区140可以直接形成在没有绝缘区120的衬底区IIO上。
参照图1A、图3、图4和图5，根据示例性实施例的半导体器件还可以 包括层间电介质(ILD)层170。 ILD层170可以沉积在4册极图案160周围 或围绕4册极图案160。可选地，ILD层170可以-波省略。参照图1A、图3、 图4和图5，第一杂质掺杂区180a、 182a和184a可以连接到源极线(未示 出)，第二杂质掺杂区180b、 182b和184b可以连接到位线(未示出)，反 之亦然。
在图1A、图3、图4和图5中示出的半导体器件可以起双极结型晶体管 (BJT)的作用。栅极图案160可以是BJT的基区，第一杂质掺杂区180a、 182a和184a可以是BJT的发射区，第二杂质掺杂区180b、 182b和184b可 以是BJT的源极区。
如图1A、图3、图4和图5所示，根据示例性实施例的半导体器件可以 包括栅极图案160,也可以不包括该栅极图案。可选地，另一图案可以替代 栅极图案160形成在有源区140、第一杂质掺杂区180a、 182a和184a以及 第二杂质掺杂区180b、 182b和184b上，从而制造不同类型的半导体器件。
图6示出根据示例性实施例的形成于衬底区610上的例如如图1所示的 两个半导体器件。参照图6，第一有源区640—1和第二有源区640—2可以形 成在村底区610上。第一有源区640—1和第二有源区640—2可以彼此以预定 或给定的距离间隔开。此外，两个第一杂质掺杂区680a—l和680a—2可以沿 第一有源区640—1的边缘形成，两个第二杂质4参杂区680b_l和680b—2可以 沿第二有源区640—2的边缘形成。与图1类似，第一杂质掺杂区680a—1和 680a—2以及第二杂质掺杂区680b—1和680b—2可以沿第一有源区640_1和第 一有源区640—2的边缘形成为窄的，并且第一杂质纟参杂区680a—1和680a—2 以及第二杂质掺杂区680b—1和680b—2在水平方向上的长度可以小于在垂直 方向上的长度。此外，如图1所示，绝缘区620还可以形成在衬底区610上， 第一 ILD层670—1和第二 ILD层670—2可以进一步分别沉积在第一栅极图案660—1和第二栅极图案660—2周围。
图6中示出的元件分别对应于图1中示出的元件，因此，这里将不再提 供对其的详细描述。虽然图6示出第一有源区640—1和第二有源区640—2形 成在衬底区610上，但是有源区的总数不限于两个。例如，多个有源区可以 以阵列的形式排列在衬底区610上。
图7是根据示例性实施例的制造图6的半导体器件的方法的截面图。第 一有源区640—1和第二有源区640—2可以形成在衬底区610上，第一栅极图 案660—1和第二4册极图案660—2可以形成在第一源区640—1和第二有源区 640—2上。第一 ILD层670—1和第二 ILD层670—2可以沉积在第一栅极图案 660—1和第二栅极图案660—2周围。第一 ILD层670—1和第二 ILD层670—2 可以围绕第一栅极图案660—1和第二栅极图案660—2。第一 ILD层670—1和 第二 ILD层670—2的两侧可以相对于第一栅极图案660—1和第二栅极图案 660—2被图案化。第一 ILD层670—1和第二 ILD层670—2可以被图案化使得 第一 ILD层670—1和第二 ILD层670—2在水平方向上的长度实际上与第一 有源区640—1和第二有源区640—2在水平方向上的长度相同。
第 一杂质掺杂区680a—1和680a—2以及第二杂质掺杂区680b一l和680b_2 可以沿第一有源区640—1和第二有源区640—2的两个边缘形成。第一杂质掺 杂区680a—1和680a—2以及第二杂质掺杂区680b—1和680b—2可以通过沿第 一有源区640—1和第二有源区640_2的侧壁以相对〗氐的倾斜角度且使用相对 低的能量掺入杂质而形成。在图7中，附图标记690、 692、 694和696表示 沿第一有源区640_1和第二有源区640_2的相对宽的侧壁以相对低的倾斜角
度掺入杂质的路径。
如果杂质沿690、 692、 694和696的路径掺入，第一杂质掺杂区680a—1 和680a—2以及第二杂质掺杂区680b—1和680b一2可以从底部至顶部逐渐变 细。此外，第一杂质掺杂区680a—1和680a—2以及第二杂质摻杂区680b—1 和680b—2中的杂质密度可以在垂直方向上不相同。在垂直方向上杂质的最 大密度与其最小密度之比可以小于或等于约10:1。
图8到图IO是根据示例性实施例的半导体器件的透视图。图1中示出 的半导体器件具有单栅极结构，但是单栅极结构可以用其它的栅极结构替
换。例如，图8示出了具有三栅极结构的半导体器件。在图8的半导体器件 中，衬底区810、有源区840、第一杂质掺杂区880a和第二杂质掺杂区880b 以及栅极图案860分别对应于图1的衬底区110、有源区120、第一杂质掺杂区180a和第二杂质掺杂区180b以及栅极图案160,因此这里将不再提供 对其的详细描述。
图9示出了具有双栅极结构的半导体器件。在图9的半导体器件中，衬 底区910、有源区940、第一掺杂区980a和第二杂质掺杂区980b以及栅极 图案960分别对应于图1的衬底区110、有源区120、第一杂质掺杂区180a 和第二杂质掺杂区180b以及栅极图案160，因此这里将不再提供对其的详细描述。
图10示出了具有凹陷栅极结构的半导体器件。在图IO的半导体器件中， 衬底区1010、有源区1040、第一杂质掺杂区1080a和第二杂质3参杂区1080b 以及栅极图案1060对应于图1的衬底区110、有源区120、第一杂质掺杂区 180a和第二杂质掺杂区180b以及栅极图案160，因此这里将不再提供对其 的详细描述。
尽管已经参照示范性实施例具体示出并描述了本发明，但是应当理解， 在形式和细节上可以做出各种变化而不背离所附权利要求书的精神和范围。
权利要求
1.一种半导体器件，包括衬底区；在所述衬底区上的有源区；在所述有源区上的栅极图案；以及第一杂质掺杂区和第二杂质掺杂区，沿所述有源区的两个边缘且不与所述栅极图案重叠。
2. 如权利要求1所述的半导体器件，其中所述第一杂质掺杂区和所述 第二杂质掺杂区在水平方向上的长度短于在垂直方向上的长度。
3. 如权利要求2所述的半导体器件，其中所述第一杂质掺杂区和所述 第二杂质掺杂区的宽度从顶部到底部增大。
4. 如权利要求1所述的半导体器件，其中所述第一杂质掺杂区和所述 第二杂质掺杂区在垂直方向上的杂质密度相同。
5. 如权利要求4所述的半导体器件，其中在垂直方向上杂质的最大密 度与杂质的最小密度之比小于或者等于10:1。
6. 如权利要求1所述的半导体器件，其中所述第一杂质掺杂区和所述 第二杂质掺杂区之间的距离等于或者大于2.0F。
7. 如权利要求1所述的半导体器件，其中所述半导体器件是单栅极结 构、双4册极结构、三栅极结构和凹陷栅极结构之一。
8. 如权利要求1所述的半导体器件，还包括绝缘区，位于所述衬底区与所述有源区、所述第一杂质掺杂区、所述第二杂质掺杂区之间；以及层间电介质层，围绕所述4册;f及图案。
9. 一种半导体器件，包括 衬底区；所述衬底区上的有源区；以及第一杂质掺杂区和第二杂质掺杂区，沿所述有源区的两个边缘，其中所述第 一杂质掺杂区和所述第二杂质掺杂区沿所述有源区的两个边缘是窄的，并且所述第一杂质掺杂区和所述第二杂质掺杂区在水平方向上的长度短于在垂直方向上的长度。
10. 如权利要求9所述的半导体器件，还包括绝缘区，位于所述衬底区与所述有源区、所述第一杂质掺杂区、所述第 二杂质掺杂区之间；所述有源区上的栅极图案；以及 层间电介质层，围绕所述片册极图案。
11. 如权利要求10所述的半导体器件，其中所述第一杂质掺杂区和所 述第二杂质掺杂区不与所述栅极图案重叠。
12. 如权利要求9所述的半导体器件，其中所述半导体器件是单栅极结 构、双4册极结构、三一册4及结构和凹陷4册极结构之一。
13. 如权利要求9所述的半导体器件，其中所述第一杂质掺杂区和所述 第二杂质掺杂区的宽度从顶部到底部增大。
14. 一种半导体器件，包括^于底区；多个有源区，在所述衬底区上且彼此间隔给定的距离；以及多个第一杂质掺杂区和多个第二杂质掺杂区，分别沿所述多个有源区的两个边缘，其中，所述多个第 一杂质掺杂区和所述多个第二杂质掺杂区沿所述多个 有源区的两个边缘是狭窄的，并且所述多个第一杂质掺杂区和所述多个第二 杂质掺杂区在水平方向上的长度短于在垂直方向上的长度。
15.，如权利要求14所述的半导体器件，还包括在所述多个有源区上的多个栅极图案，其中所述多个栅极图案在水平方 向上的长度短于所述多个有源区在水平方向上的长度。
16. 如权利要求15所述的半导体器件，还包括绝缘区，位于所述衬底区与所述多个有源区、所述多个第一杂质掺杂区、 所述多个第二杂质掺杂区之间；以及围绕所述多个栅极图案的多个层间电介质层。
17. 如权利要求15所述的半导体器件，其中所述多个第一杂质掺杂区 和所述多个第二杂质掺杂区不与所述多个栅极图案重叠。
18. 如权利要求14所述的半导体器件，其中所述半导体器件是单栅极 结构、双栅极结构、三栅极结构和凹陷栅极结构之一。
19. 如权利要求14所述的半导体器件，其中所述多个第一杂质掺杂区 和所述多个第二杂质掺杂区的宽度从顶部到底部增大。
全文摘要
本发明公开了一种半导体器件及其制造方法。提供的半导体器件包括衬底区；在衬底区上的有源区；在有源区上的栅极图案；以及第一杂质掺杂区和第二杂质掺杂区，沿有源区的两个边缘且不与栅极图案重叠。第一杂质掺杂区和第二杂质掺杂区在水平方向的长度可以短于在垂直方向上的长度。第一杂质掺杂区和第二杂质掺杂区可以沿有源区的两个边缘形成为狭窄的从而不与栅极图案重叠。
文档编号H01L27/105GK101552287SQ20091020399
公开日2009年10月7日 申请日期2009年3月13日 优先权日2008年3月14日
发明者崔相武, 李太熙, 金元住 申请人:三星电子株式会社