专利名称：一种半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，具体来说，涉及一种界面优化的高k栅介质CMOS器 件。
背景技术：
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密 度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。32/22 纳米工艺集成电路核心技术的应用已经成为集成电路发展的必然趋势，也是国际上主要半 导体公司和研究组织竞相研发的课题之一。以“高k/金属栅”技术为核心的CMOS器件栅 工程研究是32/22纳米技术中最有代表性的核心工艺，与之相关的材料、工艺及结构研究 已在广泛的进行中。对于具有高k/金属栅结构的MOS器件，高k栅介质薄膜的质量和与之相关的界 面特性直接影响到器件的电学特性，尤其是器件的等效氧化层厚度(Equivalent Oxide Thickness/EOT)和沟道载流子迁移率。目前对于有关EOT减小的研究，一般的方法是通过 优化栅介质的材料体系来提高高k栅介质材料的介电常数以及减薄高k栅介质与半导体衬 底间的低介电常数界面层。由此而来的问题是，随着界面层的不断减薄，高k栅介质材料中 的某些原子会在高温热处理情况下透过超薄的界面层扩散到半导体衬底的沟道区，进而退 化沟道区的载流子迁移率，并且由高k栅介质中的原子扩散引起的载流子迁移率退化问题 对于NMOS器件来说要更严重一些，而对于PMOS器件来说影响相对要小很多。而且现有技 术中界面层中常用到介电常数较大的SiONx，但由此带来的问题是，界面层中N的引入会退 化载流子迁移率，尤其是NMOS器件的电子载流子迁移率。另外，高k栅介质和半导体衬底 直接接触时会产生较高的界面态，这也会退化载流子迁移率，尤其是电子载流子迁移率，这 会对NMOS器件的载流子迁移率产生很大的影响。因此，需要提出一种能够平衡CMOSFETs器件，来平衡EOT的减小和迁移率退化问题。
发明内容
鉴于上述问题，本发明提供了一种半导体器件，所述器件包括具有NMOS区域和 PMOS区域的半导体衬底，所述NMOS区域与所述PMOS区域互相隔离；形成于所述NMOS区域 的半导体衬底上的第一栅堆叠和形成于所述PMOS区域的半导体衬底上的第二栅堆叠，所 述第一栅堆叠包括第一界面层；形成于所述第一界面层上的第一高k栅介质层；形成于 所述第一高k栅介质层上的第一栅极层，其中所述第一栅极层为一层或多层；所述第二栅 堆叠包括第二高k栅介质层；形成于所述第二高k栅介质层上的第二栅极层，其中所述第 二栅极层为一层或多层。所述第一界面层从包含下列元素的组中选择元素来形成=SiO2和 Si0Nx。所述第一界面层的厚度为大约0. 2至1. 0纳米，优选为大约0. 2至0. 8纳米，最优 为大约0. 2至0. 7纳米。
本发明还提供了一种半导体器件，所述器件包括具有NMOS区域和PMOS区域的半 导体衬底，所述NMOS区域与所述PMOS区域互相隔离；形成于所述NMOS区域的半导体衬底 上的第一栅堆叠和形成于所述PMOS区域的半导体衬底上的第二栅堆叠；其中所述第一栅 堆叠包括第一界面层；形成于所述第一界面层上的第一高k栅介质层；形成于所述第一高 k栅介质层上的第一栅极层，其中所述第一栅极层为一层或多层；所述第二栅堆叠包括第 二界面层；形成于所述第二界面层上的第二高k栅介质层；形成于所述第二高k栅介质层 上的第二栅极层，其中所述第二栅极层为一层或多层；其中所述第二界面层介电常数高于 所述第一界面层介电常数。所述第一界面层从包含下列元素的组中选择元素来形成
和SiONx。所述第一界面层的厚度为大约0. 2至1. 0纳米，优选为大约0. 2至0. 8纳米，最 优为大约0. 2至0. 7纳米。所述第二界面层从包含下列元素的组中选择元素来形成A1NX、 Si3N4, SiONx和HfSiOx。所述第二界面层的厚度为大约0. 2至2纳米，优选为大约0. 2至1 纳米，最优为大约0. 2至0. 7纳米。通过采用本发明所述器件结构，在NMOS区域和PMOS区域的半导体衬底上采用不 同厚度或不同材料的界面层，不仅有效的减小了器件的EOT，尤其是PMOS器件的EOT，而且 还提高了器件的电子迁移率，尤其是NMOS器件的电子迁移率，从而有效提高了器件的整体 性能。
图1示出了根据本发明的第一实施例的半导体器件的结构示意图；图2-9示出了根据本发明的第一实施例的半导体器件各个制造阶段的示意图；图10示出了根据本发明的第二实施例的半导体器件的结构示意图；图11-18示出了根据本发明的第二实施例的半导体器件各个制造阶段的示意图。
具体实施例方式本发明涉及一种半导体器件。下文的公开提供了许多不同的实施例或例子用来实 现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。 当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复 参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施 例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领 域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描 述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施 例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可 能不是直接接触。第一实施例参考图1，图1示出了根据本发明实施例的半导体器件的结构示意图。如图1所 示，所述器件包括具有NMOS区域204和PMOS区域206的半导体衬底202，所述NMOS区域 204与所述PMOS区域206互相隔离；形成于所述NMOS区域204的半导体衬底202上的第 一栅堆叠230和形成于所述PMOS区域206的半导体衬底202上的第二栅堆叠MO，所述第 一栅堆叠230包括第一界面层208 ；形成于所述第一界面层208上的第一高k栅介质层212 ；形成于所述第一高k栅介质层上的第一栅极层216，其中所述第一栅极层216为一层 或多层；所述第二栅堆叠240包括第二高k栅介质层214 ；形成于所述第二高k栅介质层 214上的第二栅极层218，其中所述第二栅极层218为一层或多层。以下将详细描述所述实 施例的制造和实现。如图2所示，在所述NMOS区域204的半导体衬底202上形成第一界面层208。第 一界面层208可直接形成在衬底202上。在本实施例，第一界面层208采用不含有或含有少 量影响电子迁移率的元素的材料形成，例如可以为富硅的SiONx，所述富硅的SiONx是指Si 的含量高于N的含量。第一界面层208的厚度为大约0. 2至1. 0纳米，优选为大约0. 2至 0. 8纳米，最优为大约0. 2至0. 7纳米。本实施例中，利用氧化氮(NOx)或氧气(O2)或臭氧 (O3)先进行衬底202氧化，随后再经过氮化处理形成SiONx的第一界面层208。这仅仅是作 为示例，不局限于此。第一界面层208还可以使用SiO2来形成。所述第一界面层208中没 有或者尽量减少会退化电子载流子迁移率的元素，如S^2和富硅的SiONx,在PMOS区域206 的半导体衬底202上不形成界面层，从而在充分保证减小PMOS器件的EOT的情况下，NMOS 器件中的界面层可以减少沟道电子载流子迁移率退化问题。之后，如图3所示，在第一界面层208上形成第一高k栅介质层212，在PMOS区域 206的半导体衬底202上形成第二高k栅介质层214。用于第一高k栅介质层212和第二 高 k 栅介质层 214 的材料可以包括 HfLaONx、HfSiOx, HfZrOx, HfON, HfSiON、HfAlOx, A1203、 ZrO2, ZrSiOx, Ta2O5, La2O3> HfLaOx, LaAlOx, LaSiOx,以上所述材料的氮化物、以上所述材料的 氮氧化物、其他稀土元素氧化物及其他稀土元素氮化物等。第一高k栅介质层212和第二 高k栅介质层214的沉积可以采用溅射、PLD、MOCVD, ALD、PEALD或其他合适的方法。之后，如图4所示，在所述第一高k栅介质层212上形成第一栅极层216，在第二高 k栅介质层214上形成第二栅极层218。第一栅极层216可以包括一个或多个材料层，可以 从包含下列元素的组中选择一种或多种元素进行沉积JaC、HfC、TiC、TiN、TaTbN, TaErN, TaYbN、TaSiN、HfSiN、MoSiN、RuT￡ix、NiT￡ix、多晶硅和金属硅化物，及其它们的组合。在本实 施例，第一栅极层216为三层结构，在第一高k栅介质层212上依次沉积第一功函数金属层 216-1为TaC、第一金属栅极层216-2为TiN和第一多晶硅层216-3为多晶硅。第二栅极 层218可以包括一个或多个材料层，可以从包含下列元素的组中选择一种或多种元素进行 沉积TaN、TaCx, TiN、MoNx, TiSiN、TiCN、TaAlC、TiAIN、PtSix, Ni3Si、Pt、Ru、Ir、Mo、HfRu, RuOx、多晶硅和金属硅化物，及其它们的组合。在本实施例，第二栅极层218为三层结构，在 第二高k栅介质层214上依次沉积第二功函数金属层218-1为TaN、第二金属栅极层218-2 为TiN和第二多晶硅层218-3为多晶硅。第一栅极层216和第二栅极层218的沉积可以采 用例如溅射、PLD、MOCVD, ALD、PEALD或其他合适的方法。这仅仅是作为示例，不局限于此。最后如图5所示，对先前形成的层叠层图案化，以形成NMOS器件的栅堆叠230，和 PMOS器件的栅堆叠M0。栅堆叠230和栅堆叠240的形成可以对先前的层叠层进行一次或 多次光刻来完成。进而形成了根据本发明第一实施例的半导体器件。优选地，如图6所示，在形成第一高k栅介质层212之后，可以可选择地在其上沉 积第一高k帽层213，在形成第二高k栅介质层214之后，可以可选择地在其上沉积第二高 k帽层215。所述第一高k帽层213的厚度为大约0. 1至3纳米，优选为大约0. 5至2纳米， 最优为大约0. 5至1纳米；用于第一高k帽层213的材料可以包括La0xj203、Sc2O3和Gd2O3等。所述第二高k帽层215的厚度为大约0. 1至3纳米，优选为大约0. 5至2纳米，最优为 大约0. 5至1纳米；用于第二高k帽层215的材料可以包括A1203、MgO2和HfA10x。第一高 k帽层213和第二高k帽层215的沉积可以采用溅射、PLD、MOCVD, ALD、PEALD或其他合适 的方法。所述第一高k帽层213和所述第二高k帽层215的设置可以有效的调节器件的阈 值电压。优选地，如图7所示，可以在多层第一栅极层216之间可选择地沉积第一金属吸氧 层217，可以在多层第二栅极层218之间可选择地沉积第二金属吸氧层219。所述第一金属 吸氧层217和第二金属吸氧层219可以包括在大约Inm到大约20nm范围之间的厚度。用 于第一金属吸氧层217和第二金属吸氧层219的材料可以包括Ta、Ti、Al、Hf、Co和Ni。在 本实施例中，在第一功函数金属层216-1上沉积第一金属吸氧层217为Ta，在第二功函数金 属层218-1上沉积第二金属吸氧层219为Ta，这仅仅是作为示例，不局限于此。所述第一金 属吸氧层217和第二金属吸氧层219用以吸附器件在高温热处理过程中的氧，以达到减小 EOT的目的。在此之后的其他层的形成如图8、图9所示，具体步骤如上述的步骤所述，不再 赘述。本领域的技术人员应该知道，上述优选的实施方案中的第一高k帽层213和第一 金属吸氧层217以及第二高k帽层215和第二金属吸氧层219，可以根据设计需要可选择地 设置在所述第一栅堆叠230以及第二栅堆叠MO中，上述方案仅仅是作为本发明优选的实 施方案，而不应该认为是对本发明的限制，本领域的技术人员可以根据设计需要对器件的 各个特征进行配置和安排，这些均不脱离本发明的保护范围。上面仅就在持续减少PMOS器件EOT的同时减少NMOS器件的载流子迁移率退化的 方法和器件进行了描述。根据本发明第一实施例的器件，由于仅在半导体衬底第一区域204 上形成了对电子载流子迁移率退化影响不大的第一界面层，如Si02和富硅的SiONx ；而在 第二区域206上使高k栅介质和半导体衬底直接接触，即无界面层，从而实现了 PMOS器件 的EOT减小和避免NMOS器件载流子迁移率明显退化的问题，进而有效提高了器件的整体性 能。第二实施例下面将对本发明的第二实施例进行描述。在第二实施例中，针对NMOS器件和PMOS 器件提供不同的界面层，从而分别调节NMOS器件和PMOS器件的载流子迁移率。参考图10，图10示出了本发明第二实施例的半导体器件的结构示意图。如图10 所示，所述器件包括具有NMOS区域204和PMOS区域206的半导体衬底202，所述NMOS区 域204与所述PMOS区域206互相隔离；形成于所述NMOS区域204的半导体衬底202上的 第一栅堆叠230和形成于所述PMOS区域206的半导体衬底202上的第二栅堆叠MO ；其中 所述第一栅堆叠230包括第一界面层208 ；形成于所述第一界面层208上的第一高k栅介 质层212 ；形成于所述第一高k栅介质层212上的第一栅极层216，其中所述第一栅极层216 为一层或多层；所述第二栅堆叠240包括第二界面层210 ；形成于所述第二界面层210上 的第二高k栅介质层214 ；形成于所述第二高k栅介质层214上的第二栅极层218，其中所 述第二栅极层218为一层或多层；其中所述第二界面层218介电常数高于所述第一界面层 216介电常数。以下将详细描述所述实施例的制造和实现。如图11所示，在所述NMOS区域204的半导体衬底202上形成第一界面层208，在
7所述PMOS区域的半导体衬底上形成第二界面层210。在本实施例，第一界面层208采用不 含有或含有少量影响电子迁移率的元素的材料形成，例如可以为富硅的SiONx，还可以使用 SiO2来形成第一界面层208 ；第一界面层208的厚度为大约0. 2至1. 0纳米，优选为大约0. 2 至0. 8纳米，最优为大约0. 2至0. 7纳米。本实施例中，可以利用氧化氮(NOx)或氧气(O2) 或臭氧(O3)先进行衬底202氧化，随后再经过氮化处理形成富硅的SiONx作为第一界面层 208，所述富硅的SiONx是指Si的含量高于N的含量。这仅仅是作为示例，不局限于此。第二界面层210的介电常数高于所述第一界面层的介电常数。优选地，所述第一 界面层的相对介电常数范围可以为大约3. 9-8 ；第二界面层的相对介电常数范围可以为为 5-16。例如可以使用AlNx来形成第二界面层210，也可以使用其他材料来形成，例如氮化硅 或者氮氧化硅材料或者铪硅氧材料；第二界面层210可以包括在大约0. 2nm到大约2nm范 围之间的厚度，优选为大约0. 2nm至lnm，最优为大约0. 2nm至0. 7nm ；第二界面层210可使 用物理或化学方法实现，如原子层沉积、化学气相沉积(CVD)、高密度等离子体CVD、溅射或 其他合适的方法。所述第一界面层208中没有或者尽量减少会退化电子载流子迁移率的元素，如 SiO2*富硅的SiONx ；所述第二界面层210含有可有效提高界面层介电常数但同时不会明显 退化空穴载流子迁移率的元素的化合物，如N、Al、Hf等。这种不对称界面层既降低了 PMOS 器件的EOT，又减少了 NMOS器件的载流子迁移率退化。之后，如图12所示，在第一界面层208上形成第一高k栅介质层212，在第二界面 层210上形成第二高k栅介质层214。用于第一高k栅介质层212和第二高k栅介质层214 的材料可以包括 HfLaONx、HfSiOx, HfZrOx, HfON, HfSiON、HfAlOx, A1203、ZrO2, ZrSiOx, Ta2O5, La2O3^ HfLaOx, LaAlOx, LaSiOx,以上所述材料的氮化物、以上所述材料的氮氧化物、其他稀土 元素氧化物及其他稀土元素氮化物等。第一高k栅介质层212和第二高k栅介质层214的 沉积可以采用溅射、PLD、MOCVD, ALD、PEALD或其他合适的方法。之后，如图13所示，在所述第一高k栅介质层212上形成第一栅极层216，在第二 高k栅介质层214上形成第二栅极层218。第一栅极层216可以包括一个或多个材料层，可 以从包含下列元素的组中选择一种或多种元素进行沉积TaC、HfC、TiC、TiN、TaTbN、TaErN、 TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTiix、多晶硅和金属硅化物，及其它们的组合。在本实 施例，第一栅极层216为三层结构，在第一高k栅介质层212上依次沉积第一功函数金属层 216-1为TaC、第一金属栅极层216-2为TiN和第一多晶硅层216-3为多晶硅。第二栅极 层218可以包括一个或多个材料层，可以从包含下列元素的组中选择一种或多种元素进行 沉积TaN、TaCx, TiN、MoNx, TiSiN、TiCN、TaAlC、TiAIN、PtSix, Ni3Si、Pt、Ru、Ir、Mo、HfRu, RuOx、多晶硅和金属硅化物，及其它们的组合。在本实施例，第二栅极层218为三层结构，在 第二高k栅介质层214上依次沉积第二功函数金属层218-1为TaN、第二金属栅极层218-2 为TiN和第二多晶硅层218-3为多晶硅。第一栅极层216和第二栅极层218的沉积可以采 用例如溅射、PLD、MOCVD, ALD、PEALD或其他合适的方法。这仅仅是作为示例，不局限于此。最后，如图14所示，对先前形成的层叠层图案化，以形成NMOS器件的栅堆叠230， 和PMOS器件的栅堆叠M0。栅堆叠240的形成可以对先前的层叠层进行一次或多次光刻来 完成。进而形成了根据本发明第二实施例的半导体器件。优选地，如图15所示，在形成第一高k栅介质层212之后，可以可选择地在其上沉积第一高k帽层213，在形成第二高k栅介质层214之后，可以可选择地在其上沉积第二高k 帽层215。所述第一高k帽层213的厚度为大约0. 1至3纳米，优选为大约0. 5至2纳米， 最优为大约0. 5至1纳米；用于第一高k帽层213的材料可以包括La0xj203、Sc2O3和Gd2O3 等。所述第二高k帽层215的厚度为大约0. 1至3纳米，优选为大约0. 5至2纳米，最优为 大约0. 5至1纳米；用于第二高k帽层215的材料可以包括A1203、MgO2和HfA10x。第一高 k帽层213和第二高k帽层215的沉积可以采用溅射、PLD、MOCVD, ALD、PEALD或其他合适 的方法。所述第一高k帽层213和所述第二高k帽层215的设置可以有效的调节器件的阈 值电压。优选地，如图16所示，可以可选择地在多层第一栅极层216之间沉积第一金属吸 氧层217，可以可选择地在多层第二栅极层218之间沉积第二金属吸氧层219。所述第一金 属吸氧层217和第二金属吸氧层219可以包括在大约Inm到大约20nm范围之间的厚度。 用于第一金属吸氧层217和第二金属吸氧层219的材料可以包括Ta、Ti、Al、Hf、Co和Ni。 在本实施例中，在第一功函数金属层216-1上沉积第一金属吸氧层217为Ta，在第二功函数 金属层218-1上沉积第二金属吸氧层219为Ta，这仅仅是作为示例，不局限于此。所述第 一金属吸氧层217和第二金属吸氧层219用以吸附器件在高温热处理过程中的氧，以达到 减小EOT的目的。在此之后的其他层的形成如图17、图18所示，具体步骤如上述的步骤所 述，不再赘述。本领域的技术人员应该知道，上述优选的实施方案中的第一高k帽层213和第一 金属吸氧层217以及第二高k帽层215和第二金属吸氧层219，可以根据设计需要可选择地 设置在所述第一栅堆叠230以及第二栅堆叠MO中，上述方案仅仅是作为本发明优选的实 施方案，而不应该认为是对本发明的限制，本领域的技术人员可以根据设计需要对器件的 各个特征进行配置和安排，这些均不脱离本发明的保护范围。上面仅就在持续减少PMOS器件EOT的同时减少NMOS器件的载流子迁移率退化的 方法和器件进行了描述。根据本发明第二实施例的器件，可以在NMOS区域和PMOS区域的衬 底上形成不同材料的绝缘界面层，由于在半导体衬底第一区域204上形成了对电子载流子 迁移率退化影响不大的第一界面层208，如SW2和富硅的SiONx ；而在第二区域206上形成 第二界面层210，其中第二界面层210含有可有效提高界面层介电常数但同时不会明显退 化空穴载流子迁移率的元素的化合物，且具有比NMOS器件第一界面层208高的介电常数， 从而实现了 PMOS器件的EOT减小和避免NMOS器件载流子迁移率明显退化的问题，进而有 效提高了器件的整体性能。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和 所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对 于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺 步骤的次序可以变化。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制 造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容 易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法 或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结 果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种半导体器件，包括具有NMOS区域和PMOS区域的半导体衬底，所述NMOS区域与所述PMOS区域互相隔离； 形成于所述NMOS区域的半导体衬底上的第一栅堆叠和形成于所述PMOS区域的半导体 衬底上的第二栅堆叠；其中所述第一栅堆叠包括第一界面层；形成于所述第一界面层上的第一高k栅介质 层；形成于所述第一高k栅介质层上的第一栅极层，其中所述第一栅极层为一层或多层，所 述第一界面层采用不含有或含有少量影响电子迁移率的元素的材料形成；所述第二栅堆叠包括第二高k栅介质层；形成于所述第二高k栅介质层上的第二栅 极层，其中所述第二栅极层为一层或多层。
2.根据权利要求1所述的器件，其中所述第一界面层从包含下列元素的组中选择元素 来形成SW2和富硅的SiONx。
3.根据权利要求1所述的器件，其中所述第一界面层的厚度为大约0.2至1. 0纳米，优 选为大约0. 2至0. 8纳米，最优为大约0. 2至0. 7纳米。
4.根据权利要求1所述的器件，还包括形成于所述第一高k栅介质层上的第一高k帽层。
5.根据权利要求1或4所述的器件，还包括形成于所述第二高k栅介质层上的第二高 k帽层。
6.根据权利要求4或5所述的器件，其中所述第一高k帽层从包含下列元素的组中选 择元素来形成LaOx、Y2O3> Sc2O3 和 Gd2O3。
7.根据权利要求5所述的器件，所述第二高k帽层从包含下列元素的组中选择元素来 形成=Al2O3、MgO2、TiO2、禾口 HfAlOx。
8.根据权利要求4或5所述的器件，其中所述第一高k帽层和第二高k帽层的厚度为 大约0. 1至3纳米，优选为大约0. 5至2纳米，最优为大约0. 5至1纳米。
9.根据权利要求1所述的器件，还包括位于多层第一栅极层之间的第一金属吸氧层。
10.根据权利要求1或9所述的器件，还包括位于多层第二栅极层之间的第二金属吸氧层。
11.根据权利要求9或10所述的器件，其中所述第一和第二金属吸氧层从包含下列元 素的组中选择元素来形成Ta、Ti、Al、Hf、Co和Ni。
12.根据权利要求9或10所述的器件，其中所述第一和第二金属吸氧层的厚度为大约 1至20纳米。
13.一种半导体器件，包括具有NMOS区域和PMOS区域的半导体衬底，所述NMOS区域与所述PMOS区域互相隔离； 形成于所述NMOS区域的半导体衬底上的第一栅堆叠和形成于所述PMOS区域的半导体 衬底上的第二栅堆叠；其中所述第一栅堆叠包括第一界面层；形成于所述第一界面层上的第一高k栅介质 层；形成于所述第一高k栅介质层上的第一栅极层，其中所述第一栅极层为一层或多层；所述第二栅堆叠包括第二界面层；形成于所述第二界面层上的第二高k栅介质层；形 成于所述第二高k栅介质层上的第二栅极层，其中所述第二栅极层为一层或多层；其中所述第一界面层采用不含有或含有少量影响电子迁移率的元素的材料形成，所述第二界面层介电常数高于所述第一界面层介电常数。
14.根据权利要求13所述的器件，其中所述第一界面层从包含下列元素的组中选择元 素来形成和富硅的SiONx。
15.根据权利要求13所述的器件，其中所述第一界面层的厚度为大约0.2至1. 0纳米， 优选为大约0. 2至0. 8纳米，最优为大约0. 2至0. 7纳米。
16.根据权利要求13所述的器件，其中所述第二界面层从包含下列元素的组中选择元 素来形成A1NX、Si3N4, SiONx 和 HfSiOx。
17.根据权利要求13所述的器件，其中所述第一界面层的相对介电常数范围为大约 3. 9 至 8。
18.根据权利要求13所述的器件，其中所述第二界面层的相对介电常数范围为大约5 至16。
19.根据权利要求13所述的器件，其中所述第二界面层的厚度为大约0.2至2纳米，优 选为大约0. 2至1纳米，最优为大约0. 2至0. 7纳米。
20.根据权利要求13所述的器件，还包括形成于所述第一高k栅介质层上的第一高k帽层。
21.根据权利要求13或20所述的器件，还包括形成于所述第二高k栅介质层上的第二高k帽层。
22.根据权利要求20或21所述的器件，其中所述第一高k帽层从包含下列元素的组中 选择元素来形成LaOx、Y2O3> Sc2O3和Gd203。
23.根据权利要求21所述的器件，所述第二高k帽层从包含下列元素的组中选择元素 来形成=Al2O3、MgO2、TiO2 和 HfAlOx。
24.根据权利要求20或21所述的器件，其中所述第一和第二高k帽层的厚度为大约 0. 1至3纳米，优选为大约0. 5至2纳米，最优为大约0. 5至1纳米。
25.根据权利要求13所述的器件，还包括位于多层第一栅极层之间的第一金属吸氧层。
26.根据权利要求13或25所述的器件，还包括位于多层第二栅极层之间的第二金属吸氧层。
27.根据权利要求25或沈所述的器件，其中所述第一和第二金属吸氧层从包含下列元 素的组中选择元素来形成Ta、Ti、Al、Hf、Co和Ni。
28.根据权利要求23或对所述的器件，其中所述第一和第二金属吸氧层的厚度为大约 1至20纳米。
全文摘要
本发明涉及半导体器件，具体来说，涉及一种界面优化的高k栅介质CMOS器件。在NMOS区域和PMOS区域的半导体衬底上采用不同厚度或不同材料的界面层，不仅有效的减小了器件的EOT，尤其是PMOS器件的EOT，而且还提高了器件的电子迁移率，尤其是NMOS器件的电子迁移率，从而有效提高了器件的整体性能。
文档编号H01L21/283GK102104042SQ200910242800
公开日2011年6月22日 申请日期2009年12月21日 优先权日2009年12月21日
发明者王文武, 王晓磊, 陈世杰, 陈大鹏, 韩锴 申请人:中国科学院微电子研究所