用于交叉点可变电阻材料存储器的三维和三维肖特基二极管、其形成工艺及其使用方法

专利名称：用于交叉点可变电阻材料存储器的三维和三维肖特基二极管、其形成工艺及其使用方法
技术领域：
本发明大体来说涉及可变电阻材料随机存取存储器。
背景技术：
可变电阻材料存储器结构常依赖于个别存储器单元的隔离。存储器单元可以并联 方式连接到位线，且四个金属层(包括字线、位线、顶部电极选择线和全局数据总线)用于 编程和读取数据。个别存储器单元的隔离对设计者继续使电路小型化产生了压力。需要用以形成可解决这些挑战的较好结构的方法。还需要也可解决这些挑战的改 进的可变电阻材料随机存取存储器结构。


先前所提及的问题通过本发明而得以解决且将通过阅读和研究以下说明书来理 解，图式是说明书的一部分。图Ia展示根据一实施例的处于制造期间的半导体装置的横截面正视图和俯视平 面图；图Ib展示根据一实施例的处于进一步制造期间的图Ia中所描绘的半导体装置的 横截面正视图和俯视平面图；图Ic展示根据一实施例的处于进一步制造期间的图Ib中所描绘的半导体装置的 横截面正视图和俯视平面图；图Id展示根据一实施例的处于进一步制造期间的图Ic中所描绘的半导体装置的 横截面正视图和俯视平面图；图Ie展示根据一实施例的处于进一步制造期间的图Id中所描绘的半导体装置的 横截面正视图和俯视平面图；图If展示根据一实施例的处于进一步制造期间的图Ie中所描绘的半导体装置的 横截面正视图和俯视平面图；图Ig展示根据一实施例的处于进一步制造期间的图If中所描绘的半导体装置的 横截面正视图和俯视平面图；图Ih展示根据一实施例的处于进一步制造期间的图Ig中所描绘的半导体装置的 横截面正视图和俯视平面图；图Ij是根据一实施例的在进一步处理之后的图Ia到图Ih中所描绘的半导体装 置的剖视透视图2a展示根据一实施例的处于制造期间的半导体装置的横截面正视图和俯视平 面图；图2b展示根据一实施例的处于进一步制造期间的图2a中所描绘的半导体装置的 横截面正视图和俯视平面图；图2c展示根据一实施例的处于进一步制造期间的图2b中所描绘的半导体装置的 横截面正视图和俯视平面图；图2d展示根据一实施例的处于进一步制造期间的图2c中所描绘的半导体装置的 横截面正视图和俯视平面图；图2e展示根据一实施例的处于进一步制造期间的图2d中所描绘的半导体装置的 两个横截面正视图和一俯视平面图；图2f展示根据一实施例的处于进一步制造期间的图2e中所描绘的半导体装置的 横截面正视图和平面图；图2g是根据一实施例的在进一步处理之后的图2a到图2f中所描绘的半导体装 置的剖视透视图；图3a展示根据一实施例的处于制造期间的半导体装置的横截面正视图和俯视平 面图；图3b是根据一方法实施例的图3a中所描绘的半导体装置的横截面正视图；图3c是根据一方法实施例的图3b中所描绘的半导体装置的横截面正视图；图3d展示根据一实施例的处于进一步制造期间的图3c中所描绘的半导体装置的 横截面正视图和俯视平面图；图3e展示根据一实施例的处于进一步制造期间的图3d中所描绘的半导体装置的 横截面正视图和俯视平面图；图3f展示根据一实施例的处于进一步制造期间的图3e中所描绘的半导体装置的 横截面正视图和俯视平面图；图3g展示根据一实施例的处于进一步制造期间的图3f中所描绘的半导体装置的 两个横截面正视图和一俯视平面图；图3h展示根据一实施例的处于进一步制造期间的图3g中所描绘的半导体装置的 横截面正视图和平面图；图3j展示根据一实施例的在进一步处理之后的图3a到图3h中所描绘的半导体 装置的剖视透视图；图4是根据一实施例的用于制造用于可变电阻材料存储器的三维外延肖特基二 极管装置的工艺流程图；图5是根据一实施例的用于制造用于可变电阻材料存储器的三维凹部肖特基二 极管装置的工艺流程图；图6是根据一实施例的用于制造用于可变电阻材料存储器的三维周围凹部肖特 基二极管装置的工艺流程图；图7说明包括VRMM实施例的电子装置；图8展示包括所形成的VRMM实施例的计算机系统的一个特定实例；以及图9说明可并入有可变电阻材料存储器阵列实施例的存储器装置的功能框图。
具体实施例方式可在许多位置和定向中制造、使用或运输本文中所描述的装置、设备或物件的实 施例。可变电阻材料存储器(VRMM)装置可包括例如合金等材料。VRMM装置可包括例如准 金属组合物等材料。VRMM装置可包括例如金属氧化物等材料。VRMM装置可包括例如硫族 化物等材料。这些若干材料的质量和性能方面可极为不同。图Ia展示根据一实施例的处于制造期间的半导体装置100的横截面正视图和俯 视平面图。半导体装置100可用于存储器装置中。已形成例如ρ掺杂半导电材料衬底的衬底110(例如，ρ掺杂半导电材料)。在衬 底110上形成且图案化暴露的半导电第一膜112，且在暴露的半导电第一膜112的隔开的区 段之间填充浅沟槽隔离(STI) 114。在一实施例中，沉积STI 114并例如使用化学机械抛光 (CMP)工艺来对其进行回抛光(polish back)。图Ib展示根据一实施例的处于进一步制造期间的图Ia中所描绘的半导体装置的 横截面正视图和俯视平面图。半导体装置101已上覆有氮化硅膜116且进一步上覆有电介 质第一膜118(例如，通过分解正硅酸四乙酯(TEOS)而形成的氧化物膜)。在一实施例中， 氧化物膜113可位于氮化硅膜116下方，所述氧化物膜113可减轻可产生于半导电第一膜 112中的应力。图Ic展示根据一实施例的处于进一步制造期间的图Ib中所描绘的半导体装置的 横截面正视图和俯视平面图。已通过图案化氮化硅膜116和电介质第一膜118(图lb)而 进一步处理半导体装置102以形成经图案化的氮化硅膜117和经图案化的电介质膜119。 因此，已穿过经图案化的氮化硅膜117和经图案化的电介质膜119而形成凹部120，且穿过 凹部120而暴露所述暴露的半导电第一膜112。凹部120的特征在于第一和第二壁以及底 面。图Id展示根据一实施例的处于进一步制造期间的图Ic中所描绘的半导体装置的 横截面正视图和俯视平面图。已通过在暴露的半导电第一膜112上形成外延半导电第二膜 122而进一步处理半导体装置103。在一实施例中，外延半导电第二膜122通过选择性外延 成长(SEG)而形成且也可称作外延突起122。此后，CMP工艺可用于以与经图案化的电介质 膜119齐平的关系来紧固外延半导电第二膜122。图Ie展示根据一实施例的处于进一步制造期间的图Id中所描绘的半导体装置的 横截面正视图和俯视平面图。已通过回蚀(etching back)外延半导电第二膜122的一部 分且通过将导电第一膜124填充到可由回蚀产生的凹部中而进一步处理半导体装置104。图If展示根据一实施例的处于进一步制造期间的图Ie中所描绘的半导体装置的 横截面正视图和俯视平面图。已通过回蚀经图案化的电介质膜119而进一步处理半导体装 置105以使得经图案化的氮化硅膜117被暴露。在一实施例中，经图案化的电介质膜119 的移除通过湿式各向同性蚀刻来完成，所述湿式各向同性蚀刻对留下外延突起122的半导 电材料具有选择性。图Ig展示根据一实施例的处于进一步制造期间的图If中所描绘的半导体装置的 横截面正视图和俯视平面图。已通过在外延半导电第二膜122、经图案化的氮化硅膜117和 导电第一膜124上方形成导电第二膜126而进一步处理半导体装置106。图Ig展示间隔物
7蚀刻的结果，所述间隔物蚀刻已显著地移除从ζ方向暴露的所有导电材料。因此，肖特基二 极管金属膜124、126在间隔物蚀刻之后保留，且外延突起122保留，因为蚀刻经计时以移除 从导电第二膜126的ζ方向暴露的金属的显著部分。因此，容器型导体124、126是肖特基 二极管金属膜124、126的另一种描述。当将外延突起122图案化为实心圆柱体时，可将导 电第一膜124称作盖124且可将导电第二膜126称作圆柱体126。因此，可将肖特基二极管 金属膜124、126称作盖124和圆柱体126。在一实施例中，导电第一膜124以及第三膜126可为非金属(例如，半导电材料)。 因此，金属膜124、126是无金属的二极管的部分。因此，容器型导体124、126是与外延半导 电第二膜122形成二极管的二极管第三膜124、126的另一种描述。图Ih展示根据一实施例的处于进一步制造期间的图Ig中所描绘的半导体装置的 横截面正视图和俯视平面图。已通过在肖特基二极管金属第三膜124、126上方形成电介质 第二膜128而进一步处理半导体装置107。还已图案化电介质第二膜128，且已将电极130 填充到经图案化区域中而与肖特基二极管金属第三膜124、126接触。图Ij是根据一实施例的在进一步处理之后的图Ia到图Ih中所描绘的半导体装 置的剖视透视图。衬底110支撑暴露的半导电第一膜112、STI 114和经图案化的氮化硅膜 117。外延半导电第二膜122安置于暴露的半导电第一膜112上，且导电第一膜124和导电 第二膜126在外延突起122上方形成导电第三膜112、124。在一实施例中，导电第一膜124以及第三膜126可为非金属(例如，半导电材料)。 因此，第三膜124、126将仅为二极管的一部分。电极130接触VRMM单元132 (例如，相变硫族化物单元)。顶部电极134接触VRMM 单元132，且位线触点136接触位线138与顶部电极134两者。在一实施例中，顶部电极134 由氮化钛组成。图Ij还说明字线带140，其经由字线触点142而耦合到VRMM单元132。根据一实施例，可将装置108称作三维外延二极管装置，或在第三膜124、126为金 属的状况下，可将装置108称作三维外延肖特基二极管装置。在用于形成VRMM单元132的 90纳米工艺中，如果外延突起122的高度为约270nm，那么电流驱动可为具有类似占据面积 的平面肖特基二极管的电流驱动的约12倍。可见，除单元隔离外，较多电流可用于相同占 据面积的给定VRMM单元。图2a展示根据一实施例的处于制造期间的半导体装置200的横截面正视图和俯 视平面图。半导体装置200可用于存储器装置中。已形成衬底210 (例如，ρ掺杂半导电材料)。在所述衬底上形成半导电第一膜211， 且在半导电第一膜211上方形成氮化硅膜215。图2b展示根据一实施例的处于进一步制造期间的图2a中所描绘的半导体装置的 横截面正视图和俯视平面图。已处理半导体装置201，以使得半导电第一膜211和氮化硅膜 215(图2a)分别为第一经图案化的半导电膜212和第一经图案化的氮化硅膜216。此外， 在第一经图案化的半导电膜212的隔开的区段之间填充STI 214。在一实施例中，沉积STI 214且例如使用CMP工艺来对其进行回抛光。在一实施例中，将第一经图案化的半导电膜 212称作岛状物(在横截面图中观察；否则称作条状物)。如所描绘，岛状物212具有第一 尚度。图2c展示根据一实施例的处于进一步制造期间的图2b中所描绘的半导体装置的横截面正视图和俯视平面图。已处理半导体装置202以使得第一经图案化的半导电膜212、 第一经图案化的氮化硅膜216和STI 214进一步上覆有掩模268，所述掩模268用以产生与 第一经图案化的半导电膜212(在Y方向上延伸)的结构正交(在X方向上延伸)的交叉 图案。图2d展示根据一实施例的处于进一步制造期间的图2c中所描绘的半导体装置的 横截面正视图和俯视平面图。已通过穿过掩模268(图2c)蚀刻而进一步处理半导体装置 203以形成第二经图案化的半导电膜213以及第二经图案化的氮化硅膜217。因此，已穿过 第二经图案化的氮化硅膜217而形成凹部220。穿过凹部220而暴露第二经图案化的半导 电膜213。在一实施例中，将第二经图案化的半导电膜213称作岛状物，其具有小于岛状物 第一高度的岛状物第二高度。图2e展示根据一实施例的处于进一步制造期间的图2d中所描绘的半导体装置的 两个横截面正视图和一俯视平面图。已通过将二极管插塞224填充到凹部220 (图2d)中 而进一步处理半导体装置204。在X-Z视图中，二极管插塞224从正Z方向接触第二经图案 化的半导电膜213。在Z-Y视图中，二极管插塞224从Y方向接触第一经图案化的半导电 膜212且还接触第二经图案化的半导电膜213。二极管插塞224安置于底面上，所述底面 为213处的岛状物第二高度。从平面图来看，二极管插塞224呈现为散布于第二经图案化 的氮化硅膜217当中。图2f展示根据一实施例的处于进一步制造期间的图2e中所描绘的半导体装置的 横截面正视图和平面图。已通过在二极管插塞224上方形成电介质第二膜228，接着对其进 行图案化以及形成已填充到经图案化区域中并与二极管插塞224接触的电极230而进一步 处理半导体装置205。图2g是根据一实施例的在进一步处理之后的图2a到图2f中所描绘的半导体装 置的剖视透视图。根据一实施例，可将装置206称作三维凹部二极管装置，或在二极管插塞 224为金属的状况下，可将装置206称作三维凹部肖特基二极管装置。在用于形成VRMM单 元232的90纳米工艺中，如果二极管插塞224的高度为约270nm，那么电流驱动可为具有类 似占据面积的平面肖特基二极管的电流驱动的约7倍。衬底210支撑第一经图案化的半导电膜212、第二经图案化的半导电膜213、STI 214和第二经图案化的氮化硅膜217。当二极管插塞224为金属时，其与第一经图案化的半 导电膜212和经第二图案化的半导电膜213中的每一者形成肖特基型二极管。在一实施例 中，二极管插塞224可为非金属(例如，半导电材料)。因此，二极管插塞224与第二经图案 化的半导电膜213和第一经图案化的半导电膜212仅形成二极管的一部分。电极230接触VRMM单元232 (例如，相变硫族化物单元)。顶部电极234接触VRMM 单元232，且位线触点236接触位线238与顶部电极234两者。在一实施例中，顶部电极234 由氮化钛组成。图2g还说明字线带240，其经由字线触点242而耦合到VRMM单元232。根据一实施例，可将装置206称作三维凹部二极管装置，或在二极管插塞224为金 属的状况下，可将装置206称作三维凹部肖特基二极管装置。在用于形成VRMM单元的90 纳米工艺中，如果二极管插塞224的高度为约270nm，那么电流驱动可为具有类似占据面积 的平面肖特基二极管的电流驱动的约7倍。图3a展示根据一实施例的处于制造期间的半导体装置300的横截面正视图和俯
9视平面图。半导体装置300可用于存储器装置中。已形成衬底310(例如，ρ掺杂半导电材料)。在衬底310上形成半导电膜311且 在所述半导电膜311上方形成氮化硅膜315。图3b展示根据一实施例的处于进一步制造期间的图3a中所描绘的半导体装置的 横截面正视图和俯视平面图。已处理半导体装置301以使得氮化硅膜315(图3a)为第一 经图案化的氮化硅膜316。图3c展示根据一实施例的处于进一步制造期间的图3b中所描绘的半导体装置的 横截面正视图和俯视平面图。已处理半导体装置302以使得间隔物356已形成于第一经图 案化的氮化硅膜316的横向暴露部上，且间隔物356还搁置于半导电膜311的垂直暴露部 上。在一实施例中，间隔物356为氧化物间隔物。图3d展示根据一实施例的处于进一步制造期间的图3c中所描绘的半导体装置的 横截面正视图和俯视平面图。已处理半导体装置303以使得半导电膜311 (图3c)已被图 案化为第一经图案化的半导电膜312，且STI 314已被填充到在形成第一经图案化的半导 电膜312期间所形成的第一凹部320中。在一实施例中，将第一经图案化的半导电膜312 称作岛状物。在将STI 314填充到凹部320中期间，STI 314由于间隔物356而展现出STI 小平面(facet) 360 ο图3e展示根据一实施例的处于进一步制造期间的图3d中所描绘的半导体装置的 横截面正视图和俯视平面图。半导体装置304已上覆有掩模358，所述掩模358用以产生与 第一经图案化的半导电膜312(在Y方向上延伸)的结构正交(在X方向上延伸)的交叉 图案。图3f展示根据一实施例的处于进一步制造期间的图3e中所描绘的半导体装置的 横截面正视图和俯视平面图。已通过穿过掩模358 (图3e)蚀刻而进一步处理半导体装置 305以形成具有第二凹部321的第二经图案化的半导电膜313。此外，蚀刻由于间隔物356 而留下第二经图案化的半导电膜313以及第二经图案化的氮化硅膜317。因此，已穿过第二 经图案化的氮化硅膜317而形成第二凹部321。穿过第二凹部321而暴露第二经图案化的 半导电膜313。图3g展示根据一实施例的处于进一步制造期间的图3f中所描绘的半导体装置的 两个横截面正视图和一俯视平面图。已通过将二极管插塞324填充到第二凹部321 (图3f) 中而进一步处理半导体装置306。在X-Z正视图中，二极管插塞324在三个表面(包括具 有横向暴露表面的第一和第二壁，以及一作为垂直暴露表面的底面)处接触第二经图案化 的半导电膜313。在Y-Z正视图中，二极管插塞324同样在三个表面(包括两个横向暴露 表面以及一垂直暴露表面)处从正Z方向接触第二经图案化的半导电膜313。从平面图来 看，二极管插塞324呈现为散布于第二经图案化的氮化硅膜317当中。图3h展示根据一实施例的处于进一步制造期间的图3g中所描绘的半导体装置的 横截面正视图和平面图。已通过在二极管插塞324上方形成电介质第二膜328，接着对其进 行图案化以及形成已填充到经图案化区域中并与二极管插塞324接触的电极330而进一步 处理半导体装置307。图3j是根据一实施例的在进一步处理之后的图3a到图3h中所描绘的半导体装 置的剖视透视图。根据一实施例，可将装置308称作三维周围凹部二极管装置，或在二极管插塞324为金属的状况下，可将装置308称作三维周围凹部肖特基二极管装置。在用于形 成VRMM单元332的90纳米工艺中，如果二极管插塞324的高度为约270nm，那么电流驱动 可为具有类似占据面积的平面肖特基二极管的电流驱动的约13倍。衬底310支撑第二经图案化的半导电膜313、STI 314和第二经图案化的氮化硅膜 317。当二极管插塞324为金属时，其与第二经图案化的半导电膜313的每一所接触表面形 成肖特基型二极管。在一实施例中，二极管插塞324可为非金属(例如，半导电材料)。因 此，二极管插塞324和第二经图案化的半导电膜313仅形成二极管的一部分。电极330接触VRMM单元332 (例如，相变硫族化物单元)。顶部电极334接触VRMM 单元332，且位线触点336接触位线338与顶部电极334两者。在一实施例中，顶部电极334 由氮化钛组成。图3j还说明字线带340，其经由字线触点342而耦合到VRMM单元332。若干可变电阻存储器材料可用于若干VRMM单元。在一实施例中，可用作PCRAM 单元的可变电阻存储器材料为含镓(Ga)材料。所选的可使用的含镓材料包括GaSb、 Ga-Ge-Sb、Ga-Se-Te等。在一些含镓相变材料实施例中，镓以过半数(majority)的量(大 于或等于百分之50)存在。在一些含镓相变材料实施例中，镓以较多数(plurality)的量 (镓为最普遍的元素)存在。在一些实施例中，第一个列出的元素以过半数或较多数的量存 在，且随后列出的元素以根据元素规模递减的量的次序列出。在一实施例中，可用作PCRAM单元的可变电阻材料为含锗(Ge)材料。所选的 可使用的含锗材料包括 Ge-Te, Ge-Sb-Te, Ge-Te-As、Ge-Se-Ga、Ge-In-Sb、Ge-Te-Sb-S、 Ge-Te-SnO、Ge-Te_Sn_Au、Ge-Pd-Te-Sn、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Ge-Sb-Se-Te、 Ge-Sn-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、Ge-Te-Sn-Pt 等。在一些含锗相变材料实施例中，锗 以过半数的量(大于或等于百分之50)存在。在一些含锗相变材料实施例中，锗以较多数 的量(锗为最普遍的元素)存在。在一些实施例中，第一个列出的元素以过半数或较多数 的量存在，且随后列出的元素以根据元素规模递减的量的次序列出。在一实施例中，可用作PCRAM单元的可变电阻材料为含铟(In)材料。所选的可使 用的含铟材料包括 In-Se、In-Sb、In-Sb-Te, In-Sb-Ge, In-Se-Ti-Co, In-Ag-Sb-Te 等。在 一些含铟相变材料实施例中，铟以过半数的量(大于或等于百分之50)存在。在一些含铟 相变材料实施例中，铟以较多数的量(铟为最普遍的元素)存在。在一些实施例中，第一个 列出的元素以过半数或较多数的量存在，且随后列出的元素以根据元素规模递减的量的次 序列出。在一实施例中，可用作PCRAM单元的可变电阻材料为含锑(Sb)材料。所选 的可使用的含锑材料包括 Sb2Te3、Sb-Ga, Sb-Bi-Se, Sb-Sn-Te, Sb-In-Ge, Sb-Te-Ge-S, Sb-Ge-Te—Pd、Sb-Ge—Te—Co、Sb—Te—Bi—Se、Sb—Ag—In—Te、Sb_Ge、Sb—Ge—Se—Te、Sb—Ge—Sn—Te 等。在一些含锑相变材料实施例中，锑以过半数的量(大于或等于百分之50)存在。在一 些含锑相变材料实施例中，锑以较多数的量(锑为最普遍的元素)存在。在一些实施例中， 第一个列出的元素以过半数或较多数的量存在，且随后列出的元素以根据元素规模递减的 量的次序列出。在一实施例中，可用作PCRAM单元的可变电阻材料为含碲(Te)材料。所选的可使 用的含碲材料包括 Te-Ge、Te-Sb、Te-As、Te-Al、Te-Ge-Sb、Te-Ge-As、Te-In-Sb、Te-Sn-Se、
11Te-Ga-Se>Te-Sn-Sb>Te—Ge—Sb—S、Te-Ge—Sn—O、Te-Ge-Sn-Au>Te-Pd-Ge-Sn>Te-Ge-Sb—Pd、 Te-Ge-Sb-Co> Te-Sb-Bi-Se、Te-Ag-In-Sb、Te-Ge-Ab-Se> Te-Ge-Sn-Sb> Te-Ge-Sn-Ni > Te-Ge-Sn-Pd、Te-Ge-Pd-Pt等。在一些含碲相变材料实施例中，碲以过半数的量(大于或 等于百分之50)存在。在一些含碲相变材料实施例中，碲以较多数的量存在(碲为最普遍 的元素)。在一些实施例中，第一个列出的元素以过半数或较多数的量存在，且随后列出的 元素以根据元素规模递减的量的次序列出。在一实施例中，可用作PCRAM单元的可变电阻材料为含硒(Se)材料。所选的 可使用的含硒材料包括 Se-In、Se-Te-Sn, Se-Ge-Ga, Se-Bi-Sb、Se-Ga-Te, Se-In-Ti-Co、 Se-Sb-Te-Bi、Se-Ge-Sb-Te等。在一些含硒相变材料实施例中，硒以过半数的量(大于或 等于百分之50)存在。在一些含硒相变材料实施例中，硒以较多数的量(硒为最普遍的元 素)存在。在一些实施例中，第一个列出的元素以过半数或较多数的量存在，且随后列出的 元素以根据元素规模递减的量的次序列出。在一实施例中，可用作PCRAM单元的可变电阻材料为含砷(As)材料。所选的可使 用的含砷材料包括As-Te、As-Te-Ge等。在一些含砷相变材料实施例中，砷以过半数的量 (大于或等于百分之50)存在。在一些含砷相变材料实施例中，砷以较多数的量(砷为最普 遍的元素)存在。在一些实施例中，第一个列出的元素以过半数或较多数的量存在，且随后 列出的元素以根据元素规模递减的量的次序列出。在一实施例中，可用作PCRAM单元的可变电阻材料为含铝(Al)材料。所选的可使 用的含铝材料包括Al-Te、Al-Se等。在一些含铝相变材料实施例中，砷为过半数的量的铝。在一实施例中，可用作PCRAM单元的可变电阻材料为含锡(Sn)材料。所选的 可使用的含锡材料包括 Sn-Te-Se、Sn-Sb-Te, Sn-Te-Ge-0, Sn-Pd-Te-Ge, Sn-Ge-Sb-Te, Sn-Ge-Sb-Te, Sn-Ge-Te-Ni, Sn-Ge-Te-Pd、Sn-Ge-Te-Pt 等。在一些含锡相变材料实施例 中，锡以过半数的量(大于或等于百分之50)存在。在一些含锡相变材料实施例中，锡以较 多数的量(锡为最普遍的元素)存在。在一些实施例中，第一个列出的元素以过半数或较 多数的量存在，且随后列出的元素以根据元素规模递减的量的次序列出。在一实施例中，可用作PCRAM单元的可变电阻材料为含钯(Pd)材料。所选的可使 用的含钯材料包括Pd-Te-Ge-Sn、Pd-Ge-Sb-Te等。在一些含钯相变材料实施例中，钯以过 半数的量(大于或等于百分之50)存在。在一些含钯相变材料实施例中，钯以较多数的量 (钯为最普遍的元素)存在。在一些实施例中，第一个列出的元素以过半数或较多数的量存 在，且随后列出的元素以根据元素规模递减的量的次序列出。在一实施例中，可用作PCRAM单元的可变电阻材料为含银(Ag)材料。所选的可使 用的含银材料包括Ag-In-Sb-Te等。在一些含银相变材料实施例中，银以过半数的量(大 于或等于百分之50)存在。在一些含银相变材料实施例中，银以较多数的量(银为最普遍 的元素)存在。在一些实施例中，第一个列出的元素以过半数或较多数的量存在，且随后列 出的元素以根据元素规模递减的量的次序列出。在一实施例中，可变电阻材料可包括用以形成所谓的“庞磁阻膜 (colossalmagnetoresistive film) ” 的各种材料中的一者，例如 Pr(1_x)CaxMnO3(PCMO)、 La (1_x) CaxMnO3 (LCMO)和 Ba (1_x) SrxTiO3。在一实施例中，可变电阻材料可包括二元或三元掺杂或未掺杂氧化物材料，例如A1203、BaTi03、SrTiO3> Nb2O5, SrZrO3> TiO2, Ta2O5, NiO、ZrOx, HfOx 和 Cu20。在一实施例中，可变电阻材料可具有钙钛矿(Perovskite)结构。在一实施例中，可变电阻材料包括通式为AxBy的掺杂硫族化物玻璃，其中B选自 硫(S)、硒(Se)和碲(Te)及其混合物，且其中A包括来自族III-A (B、Al、Ga、In、Tl)、族 IV-A(C、Si、Ge、Sn、Pb)、族 V-A(N、P、As、Sb、Bi)或族 VII-A(F, Cl、Br、I、At)的至少一个 元素，其中一个或一个以上掺杂剂选自贵金属和过渡金属元素，例如Au、Ag、Pt、Cu、Cd、In、 Ru、Co、Cr、Ni、Mn 禾口 Mo。图4是根据一实施例的用于制造用于可变电阻材料存储器的三维外延肖特基二 极管装置的工艺流程图400。在410处，所述工艺包括在半导电膜上方形成氮化物膜。在420处，所述工艺包括在氮化物膜上方形成电介质第一膜。在430处，所述工艺包括穿过氮化物膜和电介质第一膜而图案化并蚀刻以暴露半 导电膜。在440处，所述工艺包括在半导电膜上形成外延突起。在450处，所述工艺包括在外延突起上方形成容器。在452处，所述工艺可包括在外延突起上方和之上形成盖。所述盖可充当用于向 下移除电介质第一膜直到氮化物膜的硬掩模。在454处，所述工艺包括在外延突起上形成导电间隔物。所述导电间隔物可为经 蚀刻以使得盖与导电间隔物等同于容器型导体的间隔物。在一实施例中，所述工艺可在440 处开始且在454处终止。在460处，所述工艺包括在导电间隔物上形成电极并将所述电极耦合到VRMM单元 (例如，硫族化物材料单元)。图5是根据一实施例的用于制造用于可变电阻材料存储器的三维凹部肖特基二 极管装置的工艺流程图500。在510处，所述工艺包括在半导电膜上方形成氮化物膜。在520处，所述工艺包括在半导电膜中形成岛状物以暴露半导电衬底。在530处，所述工艺法包括将岛状物从第一高度降低到小于所述第一高度的第二尚度。在540处，所述工艺包括在第二高度上形成二极管插塞且其还接触保持于第一高 度处的第一和第二壁。在550处，所述工艺包括在二极管插塞上形成触点。在560处，所述工艺包括将触点耦合到VRMM单元(例如，硫族化物单元)。图6是根据一实施例的用于制造用于可变电阻材料存储器的三维凹部肖特基二 极管装置的工艺流程图600。在610处，所述工艺包括在位于半导电膜上方的氮化物掩模上形成间隔物。在620处，所述工艺包括使用间隔物和掩模以在半导电膜中形成岛状物从而暴露 半导电衬底。在630处，所述工艺包括交叉图案化岛状物以在半导电膜中形成第二凹部。所述 第二凹部的特征在于作为半导电膜的一部分的第一、第二、第三和第四壁以及底面。
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在640处，所述工艺包括在第二高度上形成二极管插塞且其还接触半导电膜中的
第一和第二壁以及底面。在650处，所述工艺包括在二极管插塞上形成触点。在660处，所述工艺包括将触点耦合到VRMM单元(例如，硫族化物单元)。图7说明包括如上文所描述的VRMM实施例的电子装置700。电子装置700包括受 益于VRMM实施例的第一组件720。第一组件720的实例包括VRMM阵列。在一实施例中，第 一组件720是处理器，其包括用于启动所述处理器的VRMM 二极管装置。在这些实例中，在 存在VRMM实施例的情况下，装置操作得以改进。在一实施例中，装置700进一步包括电源730。使用互连电路740将电源730电连 接到第一装置组件720。在一实施例中，互连电路740包括使用上文所描述的处理方法的 VRMM实施例。除如上文所描述沉积材料外，还可使用例如借助掩模的光刻和/或蚀刻等技 术来图案化导电电路。在一实施例中，装置700进一步包括第二装置组件710。使用互连电路742将第 二装置组件710电连接到第一组件720。同样，在一个实施例中，互连电路742包括使用上 文所描述的方法而形成的VRMM实施例。第二装置组件710的实例包括信号放大器、快闪存 储器、逻辑电路或其它微处理电路等。除互连电路外，在一实施例中，第一装置组件720和 /或第二装置组件710包括使用上文所描述的方法的VRMM实施例。图8展示包括如上文所描述而形成的VRMM实施例的计算机系统的一个特定实例。 计算机系统800含有被收纳于计算机单元815中的处理器810和存储器系统812。计算机 系统800仅为含有另一电子系统的电子系统的一个实例。在一实施例中，计算机系统800 含有耦合到处理器810和存储器系统812的I/O电路820。在一实施例中，计算机系统800 含有耦合到I/O电路820的用户接口组件。在一实施例中，VRMM实施例耦合到I/O电路 820的多个I/O衬垫或引脚830中的一者。I/O电路820可接着耦合到监视器840、打印机 850、大容量存储装置860、键盘870和指向装置880中的至少一者。将了解，其它组件(例 如，调制解调器、装置驱动卡、额外存储装置等)常与计算机系统800相关联。将进一步了 解，可将计算机系统800的处理器810、存储器系统812、I/O电路820和部分隔离结构或数 据存储装置并入于单一集成电路上。此类单一封装处理单元可减少处理器810与存储器系 统800之间的通信时间。图9说明可并入有可变电阻材料存储器阵列实施例的存储器装置900的功能框 图。存储器装置900耦合到处理器910。处理器910可为微处理器或某一其它类型的控制 电路。存储器装置900和处理器910形成电子系统920的一部分。已简化存储器装置900 以集中于存储器的有助于理解若干实施例的特征。存储器装置900包括可包含如先前所描述的若干VRMM单元的VRMM阵列930。VRMM 阵列930以若干组行和列来布置。每一行VRMM单元的控制栅极与字线耦合，而VRMM单元 的漏极和源极连接耦合到位线。提供地址缓冲电路940以锁存在地址输入连接AO-Ax 942上提供的地址信号。地 址信号由行解码器944和列解码器946接收并解码以存取VRMM阵列930。所属领域的技术 人员在得益于本描述内容的情况下将了解，地址输入连接AO-Ax 942的数目取决于VRMM阵 列930的密度和结构。即，地址的数目随增加的VRMM单元计数与增加的组和块计数两者而增加。存储器装置900通过使用感测/缓冲电路950来感测VRMM阵列930中的电压或 电流改变而读取VRMM阵列930中的数据。在一个实施例中，感测/缓冲电路950经耦合以 读取并锁存来自VRMM阵列930的一行数据。包括数据输入和输出缓冲电路960以用于经 由多个数据连接962与处理器910进行双向数据通信。提供写入电路955以将数据写入到 VRMM 阵列 930。控制电路970对来自处理器910的在控制连接972上提供的信号进行解码。这些 信号用以控制VRMM阵列930上的操作(包括数据读取、数据写入(编程)和擦除操作)。 控制电路970可为状态机、定序器或某一其它类型的控制器。已简化图9中所说明的VRMM阵列930以促进对存储器装置900的特征的基本理解。此具体实施方式
参考附图，附图借助于说明而展示其中可实践本发明的特定实施 例。充分详细地描述这些实施例以使所属领域的技术人员能够实践所揭示的实施例。在不 背离本发明的范围的情况下，可使用其它实施例，且可作出结构、逻辑和电方面的改变。各 种实施例未必为相互排斥的，因为一些实施例可与一个或一个以上其它实施例组合以形成 新的实施例。因此，不应在限制意义上理解具体实施方式
，且本发明的范围仅由所附权利要求 书连同此权利要求书享有权利的等效物的完整范围来界定。描述内容中所使用的术语“晶片”和“衬底”包括具有将与之形成电子装置或装置 组件(例如，集成电路(IC)的组件)的暴露表面的任何结构。术语衬底被理解为包括半导 体晶片。术语衬底还用以指代在处理期间的半导体结构，且可包括已在其上制造的其它层 (例如，绝缘体上硅(SOI)等)。晶片与衬底两者包括掺杂和未掺杂半导体、由基底半导体 或绝缘体支撑的外延半导体层，以及所属领域的技术人员众所周知的其它半导体结构。术语导体被理解为包括半导体，且术语绝缘体或电介质被定义为包括导电性小于 被称作导体的材料的任何材料。如本申请案中所使用的术语“水平”被定义为平行于晶片或衬底的常规平面或表 面的平面，而不管晶片或衬底的定向如何。术语“垂直”指代垂直于如上文所定义的水平 的方向。相对于位于晶片或衬底的顶部表面上的常规平面或表面而定义例如“在…上”、 “侧”(如在“侧壁”中)、“高于”、“低于”、“在…上方”和“在…下方”等介词，而不管晶片或 衬底的定向如何。提供说明书摘要以遵从37C.F.R. § 1. 72 (b)，其需要将允许读者快速确定技术揭 示内容的性质的摘要。该规定在理解其将不用以解释或限制权利要求书的范围或意义的前 提下服从。另外，在上述具体实施方式
中，可将各种特征聚集在一起以使本发明呈流线型。 本发明的此方法不应被解释为反映所主张的实施例需要比每一权利要求中明确陈述的特 征更多的特征的意图。事实上，如所附权利要求书所反映，发明性标的物可存在于少于单一 所揭示的实施例的所有特征的特征中。因此，所附权利要求书在此并入到具体实施方式
中， 其中每一权利要求作为单独实施例而独立存在。
权利要求
一种工艺，其包含在膜上形成外延突起；在所述外延突起上方保形地形成容器型导体；在所述容器型导体上方和之上形成电极；以及将所述电极耦合到可变电阻材料存储器(VRMM)单元。
2.根据权利要求1所述的工艺，其中所述容器型导体是金属，且其中形成所述容器型 导体包括在所述膜上方形成氮化物膜； 在所述氮化物膜上方形成电介质第一膜；穿过所述电介质第一膜和所述氮化物膜来图案化并蚀刻凹部以在所述膜上停止；形成 所述外延突起；在所述外延突起上方和之上形成导电第一膜；以及在所述外延突起上形成导电间隔物第二膜，其中所述导电第一膜和所述导电间隔物第 二膜形成所述容器型导体。
3.根据权利要求1所述的工艺，其中将所述电极耦合到所述VRMM单元进一步包括 形成顶部电极以接触所述VRMM单元；以及将所述顶部电极耦合到位线。
4.根据权利要求1所述的工艺，其中形成所述容器型导体包括 在所述膜上方形成氮化物膜；在所述氮化物膜上方形成电介质第一膜；穿过所述电介质第一膜和所述氮化物膜来图案化并蚀刻凹部以在所述膜上停止； 形成所述外延突起；在所述外延突起上通过化学气相沉积工艺来保形地形成所述容器型导体。(非肖特基)
5.根据权利要求1所述的工艺，其中形成所述容器型导体包括 在所述膜上方形成氮化物膜；在所述氮化物膜上方形成电介质第一膜；穿过所述电介质第一膜和所述氮化物膜来图案化并蚀刻凹部以在所述膜上停止； 形成所述外延突起，其中所述外延突起是η掺杂半导电材料； 在所述外延突起上方和之上形成金属第一膜；以及在所述外延突起上形成金属间隔物第二膜，其中所述金属第一膜和所述金属间隔 物第二膜形成所述容器型导体。
6.一种设备，其包含 外延突起，其安置于膜上；导电容器，其经安置以封围所述外延突起； 电极，其安置于所述容器型导体上方和之上；以及 可变电阻材料存储器(VRMM)单元，其耦合到所述电极。
7.根据权利要求6所述的设备，其中所述导电容器是来源于盖和间隔物圆柱体的金
8.根据权利要求6所述的设备，其中所述导电容器是来源于盖和间隔物圆柱体的半导 电材料。
9.根据权利要求6所述的设备，其中所述膜是安置于ρ掺杂半导电衬底上的η掺杂半 导电材料，且其中所述外延突起是η掺杂半导电材料。
10.根据权利要求6所述的设备，其中所述导电容器是来源于盖和间隔物圆柱体的金 属，其中所述膜是安置于P掺杂半导电衬底上的η掺杂半导电材料，且其中所述外延突起是 η掺杂半导电材料。
11.根据权利要求6所述的设备，其中所述VRMM单元是计算机系统的一部分。
12.一种工艺，其包含在半导电膜中形成岛状物以包括岛状物第一高度；将所述岛状物第一高度降低到岛状物第二高度，其中所述岛状物第二高度由半导电 膜第一高度中的第一和第二壁界定，所述第一和第二壁排列于与第一方向正交的第二方向 上；在所述岛状物第二高度上方并抵靠所述岛状物第二高度而形成二极管插塞，其中所述 二极管插塞还接触所述第一和第二壁；在所述二极管插塞上方和之上形成电极；以及 将所述电极耦合到可变电阻材料存储器(VRMM)单元。
13.根据权利要求12所述的工艺，其中形成所述二极管插塞包括在所述岛状物第二高 度处且在所述第一与第二壁之间填充金属。
14.根据权利要求12所述的工艺，其中形成所述岛状物包括 在所述半导电膜上方形成经图案化的氮化物膜；以及蚀刻以暴露半导电材料衬底。
15.根据权利要求12所述的工艺，其中形成所述第一和第二壁包括 在所述半导电膜上方形成经图案化的氮化物膜；蚀刻以暴露所述半导电材料衬底； 使用浅沟槽隔离(STI)在邻近于所述岛状物处进行填充；交叉图案化所述经图案化的氮化物膜以暴露所述经图案化的氮化物膜的一部分；以及 蚀刻以暴露所述第一和第二壁、所述岛状物第二高度，且其中蚀刻以暴露所述第一和 第二壁还与其底面形成凹部，所述凹部包括所述岛状物第二高度、所述第一和第二壁以及 所述STI。
16.根据权利要求12所述的工艺，其中形成所述第一和第二壁包括在所述半导电膜上方形成经图案化的氮化物膜，其中所述膜是η掺杂半导电材料； 蚀刻以暴露所述半导电材料衬底，其中所述半导电材料衬底是P掺杂半导电材料； 使用浅沟槽隔离(STI)在邻近于所述岛状物处进行填充；交叉图案化所述经图案化的氮化物膜以暴露所述经图案化的氮化物膜的一部分；以及 蚀刻以暴露所述第一和第二壁、所述岛状物第二高度，且其中蚀刻以暴露所述第一和 第二壁还与其底面形成凹部，所述凹部包括所述岛状物第二高度、所述第一和第二壁以及 所述STI。
17.—种工艺，其包含在安置于膜上方的掩模上形成间隔物；在所述膜中形成岛状物，其中所述岛状物由所述间隔物和所述掩模界定，且其中形成 所述岛状物暴露第一凹部与半导电材料衬底；在所述岛状物中形成第二凹部，其中所述第二凹部由所述膜中的第一、第二、第三和第 四壁以及底面界定；在所述第二凹部中形成二极管插塞，其中所述二极管插塞接触所述第一和第二壁以及 所述底面；在所述二极管插塞上方和之上形成电极；以及将所述电极耦合到可变电阻材料存储器(VRMM)单元。
18.根据权利要求17所述的工艺，其中形成所述二极管插塞包括将金属填充到所述第 二凹部中。
19.根据权利要求17所述的工艺，其中形成所述岛状物包括蚀刻穿过η掺杂半导电材 料以暴露所述半导电材料衬底的P掺杂材料。
20.一种设备，其包含二极管插塞，其安置于半导电膜的第二经图案化部分上，其中所述二极管插塞接触所 述半导电膜的第一壁、第二壁、第三壁和第四壁；电极，其安置于所述二极管插塞上方和之上；以及可变电阻材料存储器(VRMM)单元，其耦合到所述电极。
21.根据权利要求20所述的设备，其中所述第一和第二壁是所述半导电膜的所述第二 经图案化部分的一部分。
22.根据权利要求21所述的设备，其中所述半导电膜是安置于ρ掺杂半导电衬底上的 η掺杂半导电材料。
23.根据权利要求21所述的设备，其中所述VRMM单元是计算机系统的一部分。
24.根据权利要求20所述的设备，其中所述二极管插塞还接触所述半导电膜中的底
25.根据权利要求21所述的设备，其中所述半导电膜是安置于ρ掺杂半导电衬底上的 η掺杂半导电材料，且其中所述二极管插塞还接触所述半导电膜中的底面。
全文摘要
一种可变电阻材料存储器(VRMM)装置包括容器型导体，其安置于耦合到VRMM的外延半导电突起上方。VRMM装置还可包括位于凹部中的耦合到VRMM的导电插塞。VRMM阵列还可包括位于周围凹部中的耦合到VRMM的导电插塞。设备包括具有二极管构造中的一者的VRMM。
文档编号H01L21/8247GK101911298SQ200980102418
公开日2010年12月8日 申请日期2009年1月16日 优先权日2008年1月16日
发明者刘峻, 迈克尔·P·瓦奥莱特 申请人:美光科技公司