存储器单元、形成存储器单元的方法及形成经编程的存储器单元的方法

专利名称：存储器单元、形成存储器单元的方法及形成经编程的存储器单元的方法
技术领域：
本发明涉及存储器单元、形成存储器单元的方法及形成经编程的存储器单元的方 法。
背景技术：
通常将半导体装置用于数据存储及处理。数据存储可利用一存储器装置阵列。一 些存储器装置特别适合用于长期存储数据，而其它存储器装置则更适合用于快速读取及写 入(换句话说，快速存取)。特别适合于快速存取的存储器装置中有动态随机存取存储器(DRAM)装置。传统 的DRAM单位单元可包括与电容器结合的晶体管。存储于电容器中的电压表示信息的数字 位。DRAM装置的电容器泄漏所存储的电荷。因此，在频繁的刷新循环中将电功率供应 到电容器以避免耗散所存储的电荷，且因此丢失信息。常常将利用频繁刷新的存储器装置 称作易失性存储器装置。另一类型的存储器装置是所谓的非易失性存储器装置。非易失性存储器装置不需 要频繁的刷新循环来保持所存储的信息。因此，非易失性存储器装置消耗的功率可能比易 失性存储器装置少；且不同于易失性存储器装置，非易失性存储器装置可在并非一直通电 的环境中操作。非易失性存储器装置可提供特定优势的应用中有由电池供应功率的移动装 置应用(例如，手机、膝上型计算机等)及/或可在保留数据期间切断功率的应用(例如， 汽车的控制系统、军用装置等)。常规DRAM装置的一优势是可将数据写入到存储器装置及从存储器装置读取数据 的速度。将需要开发可以接近或甚至超过常规DRAM装置的速度的速度来存取的非易失性 存储器装置。半导体制造的一持续目标是减小由各种组件消耗的半导体面积的量，以借此增加 集成。将需要开发可高度集成且可容易地垂直堆叠以便节约半导体面积的存储器装置。相变材料是一类在暴露于热及/或其它条件下时改变相位的材料。可在存储器装 置中将相变材料用作数据存储元件。具体来说，当相变材料处于一相位时，其可被认为是对 应于一个二进制数字(亦即，“0”或“ 1”)，且当相变材料处于另一相位时，其可被认为是对 应于另一二进制数字。因此，可利用相变材料来存储数据位。将需要开发用于将相变材料 并入到存储器装置中的经过改进的方法，及开发利用相变材料的经过改进的装置。


图1是半导体构造的一部分的示意横截面图，其说明存储器装置的一实施例。图2是图1的存储器装置在编程操作期间的视图。图3是半导体构造的一部分的示意横截面图，其说明存储器装置的另一实施例。
图4是半导体构造的一部分的示意横截面图，其说明存储器装置的另一实施例。图5是半导体构造的一部分的示意横截面图，其说明存储器装置的另一实施例。图6-图9说明存储器装置的一实施例的各种编程阶段。图10-图15说明形成存储器装置的一实施例的各种处理阶段。图16-图18说明形成存储器装置的一实施例的各种处理阶段。图19-图22说明形成存储器装置的一实施例的各种处理阶段。图23及图24分别说明根据一实施例的存储器阵列的一部分在一处理阶段的横截 面图及俯视图。图23是沿图24的线23-23。图25及图26说明在图23及图24的处理阶段之后的一处理阶段的图23及图24 的存储器阵列的部分。图25是沿图26的线25-25，且图26是沿图25的线26-26。图27-图29说明根据实例实施例的形成到存储器单元的源极及漏极区域的接点 的平面图。图30是半导体构造的一部分的示意横截面图，其说明存储器装置阵列的一实例 实施例堆叠配置。图31是一计算机实施例的示意图。图32是展示图31的计算机实施例的主板的特定特征的框图。图33是一电子系统实施例的高级框图。图34是一存储器装置实施例的简化框图。图35-图39说明形成存储器装置的一实施例的各种处理阶段。
具体实施例方式在一些实施例中，利用漏极区域附近的热电子注入及冲击离子化来产生局部加 热，又利用所述局部加热来引发相变材料的相变。相变材料可为任何合适的材料，包括(例 如)以下各物中的一者或一者以上GeTe、InSe, SbTe, GaSb, InSb, AsTe, AlTe, GeSbTe, TeGeAs、InSbTe、TeSnSe> GeSeGa> BiSeSb、GaSeTe> SnSbTe> InSbGe> TeGeSbS、TeGeSnO、 TeGeSnAu> PdTeGeSn> InSeTiCo、GeSbTePcU GeSbTeCo、SbTeBiSe> AglnSbTe、GeSbSeTe、 GeSnSbTe, GeTeSnNi、GeTeSnPd及GeTeSnPt ；其中所述材料是依据化学组分而非特定化学 计量来描述的。实例化学计量是Ge2Sb2Te5(其为通常被称作GST的材料)及Sb2Te3。局部加热可利用被称为热载流子注入的现象，其在现有技术中常常被认为是一个 问题。当将电压施加到场效晶体管(FET)时，跨越所述晶体管的沟道区域而产生一反转层 以使得源极与漏极之间能够有电流流动。如果将过多电压施加到晶体管的漏极，则将使反 转层的一邻近于漏极的区域丧失少数载流子。可发生热载流子注入到此区域中，从而由于 冲击离子化而产生电子_空穴对。如果源极及漏极区域是η型多数掺杂区域(亦即，如果FET系一 NMOS装置)，则热 载流子将为电子。如果沟道区域由具有较高导热率的材料组成，则可使由热电子产生的热 量分散以减轻自加热效应。这是现有技术中的块状硅的一已知优势。块状硅始终具有相对 较高的导热率，且因此可分散由热电子产生的热量。然而，由于薄硅层被用于绝缘物上硅的 构造中，所以自加热可能会导致热引发的问题。与常规地用于晶体管沟道区域中的硅、锗及其它半导体材料相比，相变材料趋向于具有相对不良的导热率。在一些实施例中，利用此相对不良的导热率来引发局部自加热 并借此加热最接近FET的漏极的区域。局部自加热是经由热载流子注入及冲击离子化而产 生的。利用局部自加热来增强相变材料内的相变以在编程一存储器单元(例如，相变随机 存取存储器(PCRAM))期间帮助材料在结晶状态与非晶状态之间变换。在一些实施例中，可 在不存在额外加热的情况下利用经由热载流子注入及冲击离子化所产生的局部自加热以 引发所要的相变；且PCRAM可因此被认为是一自加热装置。在一些实例实施例中，当PCRAM 处于大约室温(约22°C )时，可利用局部自加热以引发所述PCRAM中的相变。下文描述了含有相变材料的存储器单元的若干实施例。所述实施例中的一些实施 例可被认为是非易失性装置，然而可与DRAM—样快地来读取，且在一些应用中可与DRAM — 样快地被写入。下文所论述的特定实例实施例利用η型源极/漏极区域及一 ρ型沟道，且因此在 漏极附近注入的是电子。然而，应注意，在其它实施例中，其可为P型源极/漏极区域及一 η 型沟道，且于是被注入的将是空穴。然而，空穴注入可比电子注入缓慢得多，这是不理想的。参看图1及图2来描述一实例实施例。参看图1，半导体构造8包括一支撑存储器单元10的衬底12。所述存储器单元含 有 FET 14。衬底可由上文所论述的相变材料中的一者或一者以上组成，且在一些实施例中可 由使用P型掺杂剂来掺杂的GST组成。FET 14包含一位于栅极电介质18上的晶体管栅极16，且包含沿着晶体管栅极的 相反侧壁的电绝缘间隔物19。FET进一步包含源极区域20，其邻近于晶体管栅极的一侧； 及漏极区域22，其邻近于晶体管栅极的与源极区域相反的一侧。晶体管栅极16可包含一种或一种以上导电成分，且可(例如)包含以下各物中的 一者或一者以上金属(例如，钨、钛等)；含金属的成分(例如，金属硅化物、金属氮化物 等)；及导电掺杂的半导体材料(例如，导电掺杂的硅、锗等)；且可包含位于导电材料上的 电绝缘顶盖。栅极电介质18可包含一种或一种以上电绝缘成分；且可(例如)包含二氧化硅 及/或各种高k成分中的任一者(其中高k成分是介电常数大于二氧化硅的介电常数的成 分)。侧壁间隔物19可包含一种或一种以上电绝缘成分；且可(例如)包含二氧化硅、
氮化硅及氮氧化硅中的一者或一者以上。源极/漏极区域20及22可对应于掺杂剂被植入到衬底12中的区域。或者，源极 /漏极区域可对应于肖特基接面，在所述接面处，沿衬底的上表面或在延伸到衬底中的凹进 内形成金属。如果源极及漏极区域为植入区域，则所述植入区域可为多数η型掺杂区域或多数 P型掺杂区域。然而，出于上文所论述的原因，使植入区域为多数η型掺杂区域从而利用热 电子注入而非热空穴注入可能是有利的。源极及漏极区域可延伸到衬底12内的任何合适 的深度；且可(例如)延伸到从约10毫微米(nm)到约200nm的深度。如果通过将η型掺 杂剂植入到相变材料中来形成源极及漏极区域，则掺杂剂可对应于(例如)Bi及Pb中的一 者或两者。
沟道区域24位于栅极电介质18下方，且在源极区域20与漏极区域22之间延伸。 可使用阈值电压掺杂剂来掺杂沟道区域。参看图2，说明了在将电压施加到栅极16及漏极22的阶段的构造8。此在沟道 24内产生了反转层26 ；其中反转层的边界由虚线27示意说明。反转层被成形为楔形物，且 具体来说其在源极20附近处比在漏极22附近处厚。反转层可具有若干毫微米的最大厚度 (亦即，在栅极电介质下方的深度)。在所示的实施例中，反转层在最接近漏极22处变得如 此薄，使得在最接近漏极处形成夹断区域28 (亦即，载流子被耗尽的区域)。在夹断区域内发生热载流子注入及冲击离子化(具体来说，在所示的实施例中是 热电子的注入)，从而使夹断区域内相变材料12的温度增加。夹断区域内相变材料12的增 加的温度产生具有一不同于沟道区域内的剩余相变材料的相位的相变材料的区域30。使用 交叉影线来说明区域30以示意地区分区域30与相变材料12的剩余部分。并不利用此交 叉影线来指示区域30内相对于相变材料12的剩余部分的特定相位。将区域30的相变材料用作一可编程体积的存储器单元8。具体来说，相对于当区 域30处于结晶相时，如果区域30处于非晶相，则其阻碍电流流动穿过沟道区域24。当所述 可编程体积处于非晶相时，存储器单元对应于一存储器状态(例如，指定为数据位的“0”的 状态)，且当所述可编程体积处于结晶相时，存储器单元对应于一不同存储器状态(例如， 指定为数据位的“1”的状态)。可通过控制区域30内的温度及区域30暴露于此温度下的时间来控制在区域30 内产生的特定相位。举例来说，如果区域30被暴露于高于有效熔化温度的温度下，则所述 区域将在其被暴露足够时间(在一些实施例中，其可为10毫微秒)的情况下变成非晶的， 且以足够的冷却速度而被快速淬火到室温。如果区域30被暴露于一高于结晶温度且低于 有效熔化温度的温度，则所述区域将在其被暴露足够时间(在一些实施例中，其可为约30 毫微秒)的情况下变成结晶的。编程相变材料的一优势可为如果暴露时间太长，将不会改 变成不当的存储器状态。相反，存储器状态可对应于平衡，一旦达到所述平衡，则只要温度 保持在适当的状态内便可一直保持所述平衡。区域30被暴露到的温度可与施加于FET 14的源极、栅极及漏极处的电压相关，且 因此可经由将适当的电压施加到FET的各种组件而将存储器单元8编程到一所要的存储器 状态。可在一些实施例中使用的实例编程如下。为了编程一局部非晶区域(亦即，为了将PCRAM “复位”成状态“0”)，可施加以下 电压如果阈值电压(Vt)为0. 5伏特；则栅极电压(Vg)为1伏特，漏极电压(Vd)为2. 5伏 特，且源极电压(Vs)为0伏特。可在至少约10毫微秒的持续时间中保持“复位”的电压条件以将可编程体积的相 变材料完全转换为非晶状态。为了将一非晶区域编程为一结晶区域(亦即，为了将一 PCRAM“设定”成状态“1”)， 可施加以下电压如果阈值电压(Vt)为0. 5伏特；则栅极电压(Vg)为1伏特，漏极电压(Vd) 为1. 8伏特，且源极电压(Vs)为0伏特。可在至少约30毫微秒的持续时间中保持“设定”的电压条件(在一些实施例中， 持续时间可为从约30毫微秒到约100毫微秒)以将可编程体积的相变材料从非晶状态完全转换为结晶状态。为了读取PCRAM并确定所述可编程体积是非晶状态还是结晶状态(亦即，为了确 定PCRAM是处于“设定”状态还是“复位”状态)，可施加以下电压如果阈值电压(Vt)为0.5 伏特；则栅极电压(Vg)为0.8伏特，漏极电压(Vd)为0.2伏特，且源极电压(Vs)为0伏特。在读取PCRAM期间，由于相变材料的非晶区域比相变材料的结晶状态阻碍更多电 流流动，所以“复位”状态将具有低于“设定”状态的穿过沟道的电流流动。图1及图2说明了存储器单元的一实例，所述存储器单元包含最接近FET的漏极 区域的相变材料。图3-图5说明了存储器单元的另外三个实例，所述存储器单元包含最接 近FET的漏极区域的相变材料。在参看图3-图5时，在适当时使用与用以描述图1及图2 的编号类似的编号。参看图3，半导体构造40包含一类似于绝缘物上半导体构造的衬底42。具体来说， 衬底42包含一支撑绝缘物46 (具体来说，电绝缘材料)的基底44，且包含位于所述绝缘物 上的相变材料12。基底44可对应于(例如)单晶硅晶片。绝缘物46可(例如)包含二氧 化硅、基本上由二氧化硅组成，或由二氧化硅组成。相变材料12可包含上文所论述的成分 中的任一者。存储器单元48由相变材料12支撑。所述存储器单元包含一含有上文所论述的栅 极16、介电材料18、间隔物19、源极20及漏极22的FET 14。在所示的实施例中，源极20 及漏极22完全地延伸跨越相变材料12以到达绝缘物46。在其它实施例中，源极及漏极可 仅部分地延伸跨越相变材料12的厚度。可用与上文参看图1及图2所论述的存储器单元10类似的方式操作存储器单元 48。图1-图3的存储器单元具有延伸贯穿整个沟道区域的相变材料。在其它实施例 中，可形成混合构造，其中沟道区域的一部分包含传统半导体材料(亦即，非相变材料；例 如呈非相变形式的硅、锗等)，且沟道区域的另一部分包含相变材料。包含传统半导体材料 的部分可为除了将在最接近漏极处形成夹断区域的区段以外的整个沟道区域。图4中展示了一实例混合构造。具体来说，图4展示了构造50，所述构造50包含 基底52，基底52具有在其内延伸的一体积的相变材料12。基底52可(例如)包含非相变 半导体材料(例如，块状单晶硅)、基本上由非相变半导体材料(例如，块状单晶硅)组成， 或由非相变半导体材料(例如，块状单晶硅)组成。相变材料12可包含上文所论述的相变 材料成分中的任一者。存储器单元54由基底52支撑。存储器单元54包含一含有上文所论述的栅极16、 介电材料18、间隔物19、源极区域20及漏极区域22的FET 14 ；且在沟道区域24内包含至 少一些相变材料12。在所示的实施例中，沟道区域24主要包含基底52的非相变半导体材 料(亦即，包含以体积计50%以上的非相变半导体材料)且仅包含邻近于漏极区域22的相 变材料。在一些实施例中，沟道可具有从源极区域到漏极区域的从约15nm到约IOOnm的长 度，且相变材料12可被包含于一区域内，所述区域在沟道区域内具有从约5nm到约30nm的 长度。可按与上文参看图1及图2所论述的存储器单元10类似的方式操作存储器单元 54。
图5中展示了另一实例混合构造。图5说明了构造60，所述构造60包含一类似于 上文参看图3所论述的衬底42的衬底62。具体来说，衬底62包含支撑绝缘物46的基底 44。然而，与图3相反，衬底62包含位于绝缘物46上的一层传统半导体材料(例如，Si或 Ge) 64，且包含仅位于材料64的一小区域内的相变材料12。存储器单元66由基底62支撑。存储器单元66包含一含有上文所论述的栅极16、 介电材料18、间隔物19、源极区域20及漏极区域22的FET 14 ；且在源极区域与漏极区域之 间延伸的沟道区域24内包含至少一些相变材料12。在所示的实施例中，源极区域20及漏 极区域22完全地延伸跨越半导体材料64以到达绝缘物46。在其它实施例中，源极区域及 漏极区域可仅部分地延伸跨越半导体材料64的厚度。在所示的实施例中，沟道区域24主 要包含层64的非相变半导体材料，且仅在邻近于漏极区域22处包含相变材料12 (在所示 的实施例中，材料12直接邻近于漏极区域，亦即，接触漏极区域)。可用与上文参看图1及图2所论述的存储器单元10类似的方式操作存储器单元 66。图1-图5的存储器单元被描述为经配置以存储单个数据位。具体来说，所述存储 器单元包含最接近FET漏极的单个可编程体积的相变材料，且利用相变材料的两种可互换 状态来存储一数据位。在其它实施例中，存储器单元可经配置以包含单个FET内的两个可 编程体积的相变材料。此外，分别作为源极及漏极的图1-图5的区域20及22的定向可通 过改变穿过所述区域的电流流动的方向而颠倒。图6-图9说明了一种利用图1及图2的 构造8来不仅仅存储两种存储器状态中的一种状态(且具体来说，存储四种存储器状态中 的一者，或换句话说，存储两个数据位)的方法。在参看图6-图9时，在适当时将使用与上 文用以描述图1及图2的编号类似的编号。一例外是将把区域20及22称作源极/漏极区 域而非称作源极及漏极，以指示在存储器单元的编程期间个别区域作为源极或漏极的状态 将改变。在从存储器单元读取信息期间，个别源极/漏极区域作为源极或漏极的状态也可 改变。图6展示了在编程阶段的构造8，其中相变材料12在整个沟道区域24上具有单个 均质结晶相。此结晶相可为(例如)低电阻率多晶相(与高电阻率非晶相相反)，且因此 在读取FET期间较高电流将流过沟道区域，而不管源极/漏极区域20是FET的源极还是漏 极。可将图6的编程状态视为存储器单元的[1，1]编程状态。图7展示了在构造8经受编程电压之后的所述构造，所述编程电压将最接近源极/ 漏极区域22的相变材料的区域70转换为非晶相(在图7中用交叉影线来示意说明)。可 通过将源极/漏极区域22用作漏极以经由在最接近源极/漏极区域22处的热载流子注入 及冲击离子化而产生局部自加热来实行编程。非晶区域70在读取期间将阻碍电流流过沟 道24。与当区域22为漏极时的情况相比，当区域22为源极时，在读取期间非晶区域70对 电流流动的影响将更显著。因此，当区域20为源极且区域22为漏极时，将存在相对较高的 穿过沟道24的电流流动；且当区域22为源极且区域20为漏极时，将存在相对较低的穿过 沟道24的电流流动。可将图7的编程状态视为存储器单元的[1，0]编程状态。可将区域 70视为第一体积的可编程材料。图8展示了在构造8经受编程电压之后的所述构造，所述编程电压将最接近源极/ 漏极区域20的相变材料的区域72转换为非晶相。可通过将源极/漏极区域20用作漏极以经由在最接近源极/漏极区域20处的热载流子注入及冲击离子化而产生局部自加热来 实行编程。非晶区域72在读取期间将阻碍电流流过沟道24。与当区域20为漏极时的情况 相比，当区域20为源极时，在读取期间非晶区域72对电流流动的影响将更显著。因此，当 区域20为源极且区域22为漏极时，将存在相对较低的穿过沟道24的电流流动；且当区域 22为源极且区域20为漏极时，将存在相对较高的穿过沟道24的电流流动。可将图7的编 程状态视为存储器单元的
编程状态。可将区域72视为第二体积的可编程材料。图9展示了在构造8经受编程电压之后的所述构造，所述编程电压将相变材料的 区域70与72两者转换为非晶相。可通过在图7的编程状态之后进行适合用以形成图8的 区域72的编程或通过在图8的编程状态之后进行适合用以形成图7的区域70的编程来实 行编程。非晶区域70及72在读取期间将阻碍电流流过沟道24，而不管源极/漏极区域70 及72中的哪一者是源极及哪一者是漏极。可将图9的编程状态视为存储器单元的
编程状态。读取使用较小的栅极电压且因此将显著地受到可编程体积的状态的影响，而编 程使用大得多的栅极电压，所述栅极电压可使可编程体积完全反转且可使可编程体积的状 态的影响最小化。可在一些实施例中用以编程图6-图9中所描述的类型的双位(亦即，四种状态) 装置的实例编程如下。为了编程一局部非晶区域(亦即，为了“复位”)，可施加以下电压如果阈值电压 (Vt)为0. 5伏特；则栅极电压(Vg)为2伏特，漏极电压(Vd)为3伏特，且源极电压(Vs)为 0伏特。为了将非晶区域编程为结晶区域(亦即，为了“设定”)，可施加以下电压如果阈 值电压(Vt)为0.5伏特；则栅极电压(Vg)为2伏特，漏极电压(Vd)为2.4伏特，且源极电 压(Vs)为0伏特。为了读取PCRAM，可施加以下电压如果阈值电压(Vt)为0.5伏特；则栅极电压 (Vg)为0. 8伏特，漏极电压(Vd)为0. 6伏特，且源极电压(Vs)为0伏特。在一些实施例中，由于夹断效应，对两位PCRAM的一个位的读取可几乎独立于对 两位PCRAM的另一位的读取。可利用任何合适的处理方法来形成各种实施例的存储器单元。参看图10-图15 描述了可用以形成图4的存储器单元的实例方法。在适当时将利用与上文用以描述图4的 编号类似的编号来描述图10-图15。参看图10，展示了在图4的处理阶段之前的一处理阶段的构造50。在半导体基底 52上形成图案化的栅极堆叠80。所述图案化的栅极堆叠包含位于栅极电介质18上的栅极 材料16，且可对应于一相对于所示的横截面图而延伸到页面中及延伸出页面的线。参看图11，跨越基底52及在栅极堆叠80上形成掩蔽材料82。掩蔽材料82可包 含任何合适的成分，且可(例如)包含光刻图案化的光致抗蚀剂、基本上由光刻图案化的光 致抗蚀剂组成或由光刻图案化的光致抗蚀剂组成。图案化的掩蔽材料82界定一延伸穿过所述图案化的掩蔽材料并延伸到基底52的 上表面的开口 84。参看图12，开口 84延伸到基底52中以在基底52的一区域内形成凹进86。参看图13，相变材料12沉积于凹进内。在所示的实施例中，相变材料填充凹进。
12通过利用相变材料的定时沉积，可提供足够量的相变材料以填充凹进。或者，可提供过度填 充凹进的量的相变材料，且接着可使用蚀刻来移除多余的相变材料。参看图14，移除掩蔽材料82(图13)。如果形成于凹进内的相变材料的量过度填 充凹进，则可使用在移除掩蔽材料82之前或之后发生的蚀刻来移除多余的相变材料。参看图15，沿栅极堆叠80的相反侧壁形成间隔物19。可通过在基底52上及跨越 线80来沉积一层间隔物材料且接着各向异性蚀刻所述间隔物材料而形成所述间隔物。在 将掺杂剂植入到基底52中期间，将间隔物19与栅极线80用作掩模，其中所植入的掺杂剂 形成源极/漏极区域20及22。栅极线80包含FET 10的晶体管栅极。所述FET包括一在源极/漏极区域20与 22之间延伸的沟道区域24，其中此沟道区域延伸跨越相变材料12的单个区段。因此，图15 的存储器单元经配置以存储两种状态中的一者(亦即，存储单个位)。参看图35-图39来描述另一种可用以形成图4的存储器单元的实例方法。在适 当时将使用与上文用以描述图4及图10-图15的编号类似的编号来描述图35-图39。参看图35，展示了在图4的处理阶段之前的一处理阶段的构造50。在半导体基底 52上形成图案化的栅极堆叠80。所述图案化的栅极堆叠包含位于栅极电介质18上的材料 13及15，且可对应于一相对于所示的横截面图而延伸到页面中及延伸出页面的线。材料13 可对应于绝缘顶盖(例如，包含氮化硅的顶盖)，且材料15可对应于一种或一种以上导电材 料。—对侧壁间隔物19是沿着栅极堆叠的相反侧壁。形成牺牲材料81以保护基底52的一部分，且部分地延伸跨越栅极堆叠80。参看图36，将构造50暴露于蚀刻，所述蚀刻相对于间隔物19的材料及相对于材 料13而选择性地移除基底52的材料。在一些实施例中，基底52由硅组成或基本上由硅组 成；而间隔物19及材料13基本上由氮化硅组成或由氮化硅组成。蚀刻形成一延伸到基底 52中的开口 83。所述蚀刻底切间隔物19中的一者使得开口 83在此间隔物下方延伸。尽 管在图36的横截面图中开口 83呈现为使右间隔物19未受支撑，但所述间隔物将在与图36 的横截面正交的方向(亦即，延伸到页面中及延伸出页面的方向)上延伸超过开口，使得所 述间隔物的一部分保持受基底52的支撑。参看图37，相变材料12沉积于开口 83内，且接着经各向异性蚀刻，使得相变材料 在所示的视图中仅保留于右间隔物19下方。参看图38，在开口 83内外延生长半导体材料85以填充所述开口。外延生长的半 导体可(例如)包含单晶硅、基本上由单晶硅组成或由单晶硅组成。参看图39，将掺杂剂植入到基底52及外延生长的材料85中以形成源极/漏极区 域20及22。可利用与图10-图15或图35-图39的处理类似的处理来形成一类似于图6_图 9的存储器单元且经配置以存储(例如)两个信息位的存储器单元。参看图16-图18来 描述一可用以形成一经配置以存储两个信息位的存储器单元的实例过程。在参看图16-图 18时，在适当时将使用与用以描述图10-图15的编号类似的编号。图16展示了在类似于图11的处理阶段的一处理阶段的图10的构造50。已在图 16的处理阶段形成了图案化的掩蔽材料82。然而，与图11的实施例相反，所述图案化的掩
13蔽材料具有两个从中延伸穿过的开口 90及92，而非具有图11的单个开口 84 ；且图案化的 掩蔽材料并非位于线80上(虽然在其它实施例中其可位于线80上)。参看图17，使开口 90及92延伸到基底52中以在基底内形成凹进，且接着在所述 凹进内沉积相变材料12。在所示的实施例中，相变材料填充凹进。相变材料12在栅极线 80的一侧上在基底52内形成第一可编程体积91，且在栅极线的与第一可编程体积相反的 一侧上在基底52内形成第二可编程体积93。参看图18，移除了图案化的掩蔽材料82 (图17)。随后，沿栅极堆叠80的相反侧 壁形成间隔物19，且接着在基底52内形成源极/漏极区域20及22。间隔物19位于第一 可编程体积91及第二可编程体积93正上方(亦即，与其垂直对准)。图18的构造包含存储器单元10，所述存储器单元10具有一延伸跨越一对相变区 域的FET沟道区域24。可用与图6-图9的构造类似的方式利用图18的构造来存储两个数 据位。参看图19-图22来描述另一可用以形成一经配置以存储两个信息位的存储器单 元的实例过程。在参看图19-图22时，在适当时将使用与用以描述图10-图15的编号类 似的编号。图19展示了在图10的处理阶段之后的一处理阶段的图10的构造50。所述构造 包含位于基底(或衬底)52上的栅极线80，且包含延伸到基底52中的源极/漏极区域20 及22。所述构造进一步包含一对沿着栅极线的相反侧壁的间隔物95，且除所述间隔物以外 还包含位于基底52上的介电材料82。所述间隔物各自包括一垂直地夹在一对包含材料97 的结构之间的材料99。可相对于材料97选择性地移除材料99。举例来说，在一些实施例 中，材料97及99中的一者可由二氧化硅组成且另一者可由氮化硅组成。可将材料99称作 牺牲材料且可将材料97称作非牺牲材料。介电材料82可为区域20及22的钝化部分，且 /或可为牺牲材料。参看图20，相对于非牺牲材料97来选择性地移除牺牲材料99 (图19)以形成延伸 到基底52的开口。参看图21，经由开口来实行对基底52的蚀刻以在基底52内形成凹进；且接着在 所述凹进内沉积相变材料12。相变材料12在栅极线80的一侧上在基底52内形成第一可 编程体积91，且在栅极线的与第一可编程体积相反的一侧上在基底52内形成第二可编程 体积93。参看图22，在可编程体积91及93上形成间隔物材料98。在一些实施例中，间隔 物材料98可由相变材料12组成且可在图21的处理阶段形成。因此，相变材料12可与图 21的凹进一起形成，且接着可用以填充结构97之间的开口 ；且因此，图22的结构98可为 具有与材料12相同的成分的相变材料。在其它实施例中，材料98可为不同于相变材料的 材料，且可因此具有不同于材料12的成分。在形成可编程体积91及93之前，图19-图22的实施例形成源极/漏极区域20 及22。在其它实施例中，可在形成所述可编程体积之后形成源极/漏极区域。可将上文所描述的存储器单元并入到存储器阵列中。图23及图24分别说明了存 储器阵列100的一部分的横截面侧视图及横截面俯视图，所述存储器阵列100包含图6-图 9中所描述的类型的多个存储器单元。更具体来说，存储器阵列包含多个跨越相变材料12而形成的存储器单元 102、104、106、108、110、112、114、116 及 118。所述存储器单元是沿着栅极线120、122及124。所述栅极线包含在介电材料18上 的栅极线材料16的堆叠。展示了沿栅极线的相反侧壁延伸的间隔物19。源极区域132及漏极区域134作为存储器单元102、104、106、108、110、112、114、 116及118的一部分而形成于相变材料12内。在存储器单元的编程期间(如参看图6-图9 所论述)，源极区域将改变为漏极区域，且漏极区域将改变为源极区域。因此，可将所有区域 132及134笼统地称作源极/漏极区域。然而，在任何编程阶段将存在两组不同区域，其中 所述组中的一者为源极区域且另一者为漏极区域。将区域132称作源极区域且将区域134 称作漏极区域以提供一个编程阶段的一实例。每一存储器单元可包含面积4F2，其中“F”是用以形成存储器单元的过程的最小特 征尺寸。存储器单元阵列100包含列与行。所述列是沿着栅极线(其中一实例列包含沿着 栅极线120的存储器单元102、108及114)；且所述行大体上与所述列正交而延伸(其中一 实例存储器单元行对应于存储器单元108、110及112)。在相变材料12内提供隔离材料130 以使一行的存储器单元与邻近行的存储器单元电隔离。可利用任何合适的处理来形成图23及图24的构造。在一些实施例中，可通过在 半导体衬底(例如，单晶硅晶片)上沉积相变材料(例如，P型本底掺杂GST或P型本底掺 杂SeInSb)、接着利用浅沟槽隔离技术来提供隔离材料130而形成所述构造。可接着沉积 栅极电介质18与栅极材料16，且随后利用干式蚀刻将其图案化为栅极线。可接着沿栅极 线的侧壁形成间隔物19。接下来，可植入η型掺杂剂以形成源极/漏极区域132及134，且 /或可沉积金属以形成源极/漏极区域的肖特基势垒。另外，可实行源极/漏极硅化工艺 (salicidation)。此外，可利用低温后端过程来提供额外的集成电路连接及/或激活掺杂 剂。图23及图24的存储器阵列可电耦合到延伸跨越所述阵列的存取线，如图25及图 26中所示。更具体来说，第一组导电基座142将源极区域132连接到源极互连线140，且第 二组导电基座144将漏极区域134连接到漏极互连线146。可将导电基座142称作源极互 连基座，且可将导电基座144称作漏极互连基座。可在彼此相同的工艺步骤中制造基座142 及144。在一些实施例(未图示)中，基座142及144可具有彼此相同的高度。如先前所论述，术语“源极”及“漏极”是彼此相对的，且在图25及图26的编程阶 段对应于源极的区域可在一不同编程阶段对应于漏极。图26中并未展示源极互连线及漏极互连线，而是穿过一位置截取了横截面，所述 位置说明源极互连基座142及漏极互连基座144的一实例形状。具体来说，个别源极互连 基座142可延伸跨越来自邻近行的一对源极区域，且类似地，个别漏极互连基座144可延伸 跨越来自邻近行的一对漏极区域。源极互连基座到下方的源极区域的互连由虚线互连区域 143来示意说明，且漏极互连基座到下方的漏极区域的互连由虚线互连区域145来示意说 明。源极互连基座各自由两个源极区域共享，且类似地，漏极互连基座各自由两个漏 极区域共享。在一些实施例中，利用共享的源极互连基座及共享的漏极互连基座可使高集 成度成为可能。
15
图27是图26的平面布局的从源极线140及漏极线146上方的一高度的视图。此 展示了源极线140及漏极线146跨越阵列而彼此平行地并与栅极线120、122及124正交地 延伸。从源极互连基座142到源极线140的电连接由位置147示意说明；且类似地，从漏极 互连基座144到漏极线146的电连接由位置149示意说明。图27中并未展示间隔物19(图 26)以简化所述图式。图27的平面布局利用穿过三条不同线的电流流动来唯一地识别阵列的每一存储 器单元。具体来说，源极互连线、漏极互连线与栅极线均用以唯一地识别一存储器单元。因 此，与传统DRAM中所利用的线(其中使用位线及字线来唯一地识别一存储器单元)相比， 所述布局利用一条额外的线来唯一地识别存储器单元。图28是用于存取图1-图9中所描述的类型的存储器单元的另一平面布局的俯视 图。利用与用以描述图25-图27的编号相同的编号来描述图28。图28的平面布局展示了在存储器单元的阵列上曲折延伸的源极线140及漏极线 146 ；且说明了源极线及漏极线分别与源极区域及漏极区域连接的位置143及145。相对于 图27的布局，图28的布局可减轻对将邻近漏极区域或源极区域连接到彼此的基座的利用。 然而，图28的布局仍然利用穿过源极互连线、漏极互连线与栅极线的全部的电流流动以唯 一地识别一存储器单元。图29是用于存取图1-图9中所描述的类型的存储器单元的另一平面布局的俯视 图。利用与用以描述图25-图27的编号相同的编号来描述图29。图29的平面布局展示了对角地延伸跨越存储器单元的阵列的漏极线146，且说明 了漏极线与漏极区域134连接的位置145。在图29的布局中并未展示源极互连线，因为所 有源极区域均被电接地(或被偏压到一恒定电压)。可经由延伸于漏极线(未图示)之间 并平行于所述漏极线的线或者经由位于源极区域下方的连接而进行此接地(或恒定电压 偏压)。图29的布局可利用仅穿过两条线(具体来说，漏极互连线与栅极线)的电流流动 来唯一地识别一存储器单元。利用FET的沟道区域中的相变材料的存储器单元构造的一优势是可将存储器单 元并入到堆叠式存储器阵列的三维布置中。图30展示了构造200，所述构造200包含一对 存储器阵列230及240的实例堆叠配置。在适当时将利用与上文用以描述图1-图29中的 各幅图的编号相同的编号来描述图30。在半导体基底52上形成下存储器阵列230。所述下存储器阵列包含多个FET，所 述多个FET含有位于其沟道区域24内的相变材料12。将所述FET展示为包含源极区域20 及漏极区域22，所述源极区域20及所述漏极区域22分别连接到源极互连线140及漏极互 连线146。在第一存储器阵列上形成电绝缘材料202。电绝缘材料202可包含任何合适的成 分或成分的组合；且可(例如)包含二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。在绝缘材料202上形成第二存储器阵列240。更具体来说，形成半导体基底材料 204，在所述基底材料内形成相变材料12，且形成存储器阵列240的FET以包含位于沟道区 域24内的相变材料。可将第二存储器阵列240的源极20及漏极22连接到类似于线140 及146的源极互连线(未图示)及漏极互连线(未图示)。本文中所提供的PCRAM构造的一些实施例相对于常规PCRAM构造的优势有将数
16据存储能力嵌入PCRAM晶体管中可相对于常规处理而消除过程步骤。又，本文中所揭示的 一些PCRAM实施例可具有高度可调性。利用沟道电流密度来确定漏极附近的自加热，且可 实行此而不管FET的沟道宽度。另外，本文中所揭示的一些PCRAM实施例可为非易失性的， 且可具有较低的功率消耗。可利用自加热来实行编程，所述自加热可消除在一些常规PCRAM 构造中所利用的加热器。热电子_空穴对不仅可产生用于编程的热量，而且可降低相变材 料的熔化温度及结晶温度。经降低的熔化温度及结晶温度向将热载流子用于编程提供了 协同效应，且在本文中所揭示的一些实施例中可利用所述协同效应。相对于其它布局，(例 如)图23及图24的构造的连续平行活性区条状物可简化光图案化及干式蚀刻。另外，相 对于其它布局，沿并行线形成隔离材料可简化隔离材料的形成。可将上文所论述的存储器单元及存储器单元阵列并入到电子系统(例如计算机 系统、汽车电气系统、蜂窝式电话、相机等)中。图31说明了计算机系统400的一实施例。计算机系统400包括监视器401或其 它通信输出装置、键盘402或其它通信输入装置及主板404。主板404可承载微处理器406 或其它数据处理单元及至少一个存储器装置408。存储器装置408可包含存储器单元阵列， 且此阵列可与用于存取所述阵列中的个别存储器单元的寻址电路耦合。此外，所述存储器 单元阵列可耦合到一用于从存储器单元读取数据的读取电路。可利用寻址及读取电路以在 存储器装置408与处理器406之间传达信息。在图32中所示的主板404的框图中说明了 此。在此框图中，将寻址电路说明为410且将读取电路说明为412。处理器装置406可对应于一处理器模块，且与所述模块一起利用的相关联的存储 器可包含PCRAM。存储器装置408可对应于存储器模块，且可包含PCRAM。图33说明一电子系统700的高级组织的简化框图。系统700可对应于(例如) 计算机系统、过程控制系统或任何其它利用处理器及相关联的存储器的系统。电子系统700 具有功能元件，所述功能元件包括处理器702、控制单元704、存储器装置单元706及输入/ 输出(I/O)装置708(将理解，在各种实施例中，所述系统可具有多个处理器、控制单元、存 储器装置单元及/或I/O装置)。通常，电子系统700将具有一组原生指令，所述指令规定 待由处理器702对数据执行的操作以及处理器702、存储器装置单元706及I/O装置708之 间的其它互动。控制单元704通过连续地循环进行一组导致从存储器装置706取得指令并 执行所述指令的操作来协调处理器702、存储器装置706及I/O装置708的所有操作。存储 器装置706可包括PCRAM。图34是电子系统800的简化框图。系统800包括一存储器装置802，所述存储器 装置802具有存储器单元804的阵列、地址解码器806、行存取电路808、列存取电路810、 用于控制操作的读取/写入控制电路812，及输入/输出电路814。存储器装置802进一步 包括功率电路816及传感器820(例如用于确定一存储器单元是处于低电阻率导电状态还 是处于高电阻率较差导电状态的电流传感器)。所说明的功率电路816包括功率供应电路 880、用于提供参考电压的电路882、用于向第一源极/漏极互连线提供脉冲的电路884、用 于向第二源极/漏极互连线提供脉冲的电路886及用于向字线提供脉冲的电路888。系统 800还包括处理器822或用于存储器存取的存储器控制器。存储器装置802经由布线或金属化线而从处理器822接收控制信号。使用存储器装置802来存储经由I/O线存取的数据。处理器822或存储器装置802中的至少一者可包 括 PCRAM。可将各种电子系统制造在单封装处理单元中或甚至制造在单个半导体芯片上，以 便减少处理器与存储器装置之间的通信时间。电子系统可用于存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模 块及专用模块中，且可包括多层、多芯片模块。电子系统可为广泛范围的系统中的任一者，例如时钟、电视机、手机、个人计算机、 汽车、工业控制系统、飞机等。
权利要求
一种对存储器单元进行编程的方法，其包含提供含有晶体管的存储器单元；所述晶体管包括通过栅极电介质而与沟道区域间隔的晶体管栅极，包括位于所述沟道区域的一侧上的第一源极/漏极区域，且包括位于所述沟道区域的与所述第一源极/漏极区域相反的一侧上的第二源极/漏极区域；将所述第一源极/漏极区域用作源极且将所述第二源极/漏极区域用作漏极以引发所述存储器单元的一种存储器状态；以及将所述第二源极/漏极区域用作源极且将所述第一源极/漏极区域用作漏极以引发所述存储器单元的另一种存储器状态。
2.根据权利要求1所述的方法，其中所述沟道区域包含邻近于所述第一源极/漏极区域的第一体积的可编程材料；且 所述沟道区域包含邻近于所述第二源极/漏极区域的第二体积的可编程材料。
3.一种形成经编程的存储器单元的方法，其包含形成晶体管，所述晶体管包括通过栅极电介质而与沟道区域间隔的晶体管栅极，且其 包括位于所述沟道区域的一侧上的源极区域及位于所述沟道区域的与所述源极区域相反 的一侧上的漏极区域；其中所述沟道区域包含邻近于所述漏极区域的相变材料；在所述沟道区域内邻近于所述栅极电介质形成反转层，所述反转层在邻近于所述漏极 区域的所述相变材料内具有夹断区域；以及利用所述夹断区域内的热载流子来改变所述相变材料内的相位。
4.根据权利要求3所述的方法，其中所述相位改变降低所述相变材料的结晶度。
5.根据权利要求3所述的方法，其中所述相位改变提高所述相变材料的结晶度。
6.根据权利要求3所述的方法，其中所述热载流子是电子。
7.根据权利要求3所述的方法，其中所述热载流子是空穴。
8.根据权利要求3所述的方法，其中所述相变材料延伸贯穿整个所述沟道区域。
9.根据权利要求3所述的方法，其中所述沟道区域主要包含非相变半导体材料，且仅 在邻近于所述漏极区域处包含所述相变材料。
10.一种形成经编程的存储器单元的方法，其包含形成晶体管，所述晶体管包括通过栅极电介质而与沟道区域间隔的晶体管栅极，且其 包括位于所述沟道区域的一侧上的第一源极/漏极区域及位于所述沟道区域的与所述第 一源极/漏极区域相反的一侧上的第二源极/漏极区域；其中所述沟道区域包含邻近于所 述第一源极/漏极区域的第一体积的可编程材料，且包含邻近于所述第二源极/漏极区域 的第二体积的可编程材料；在所述沟道区域内邻近于所述栅极电介质形成第一反转层，所述第一反转层在所述第 一体积的可编程材料内具有第一夹断区域；利用所述第一夹断区域内的热载流子来改变所述第一体积的可编程材料内的相位且 借此实现第一存储器状态；在所述沟道区域内邻近于所述栅极电介质形成第二反转层，所述第二反转层在所述第 二体积的可编程材料内具有第二夹断区域；以及利用所述第二夹断区域内的热载流子来改变所述第二体积的可编程材料内的相位且 借此实现第二存储器状态。
11.根据权利要求10所述的方法，其中所述热载流子是电子。
12.根据权利要求10所述的方法，其中所述第一体积的可编程材料及所述第二体积的 可编程材料由相变材料组成，且彼此具有共同成分。
13.一种形成存储器单元的方法，其包含 在含硅的衬底上形成栅极电介质；在所述栅极电介质上形成栅极，所述栅极具有一对相反侧壁； 仅在邻近于所述侧壁中的一者处蚀刻到所述衬底中以在所述衬底中形成凹进； 在所述凹进内形成相变材料； 沿所述栅极的所述相反侧壁形成一对间隔物；在使用所述栅极及所述间隔物作为掩模的同时，将掺杂剂植入到所述衬底中，所述所 植入的掺杂剂在所述衬底内形成一对源极/漏极区域；所述源极/漏极区域中的一者邻近 于所述相变材料。
14.一种形成存储器单元的方法，其包含在半导体基底上形成栅极堆叠；所述栅极堆叠按从所述基底的上升次序包含栅极电介 质材料、导电栅极材料及电绝缘覆盖材料；所述栅极堆叠具有一对相反侧壁； 沿所述对相反侧壁形成一对侧壁间隔物；沿所述栅极堆叠的一侧在所述基底上形成掩模，且沿所述栅极堆叠的与所述一侧呈相 反关系的另一侧在所述基底的区域上不形成掩模；蚀刻到所述基底的所述区域中以形成开口，所述开口延伸到所述侧壁间隔物中的一者 下方；在所述开口内及在所述侧壁间隔物中的所述一者下方形成相变材料以部分地填充所 述开口 ；在形成所述相变材料之后，在所述开口内外延生长半导体材料；以及 形成一对源极/漏极区域，所述源极/漏极区域中的一者延伸到所述外延生长的半导 体材料中，且另一者位于所述半导体基底内所述栅极堆叠的与所述源极/漏极区域中的所 述一者相反的一侧上。
15.一种形成存储器单元的方法，其包含 在含硅的衬底上形成栅极电介质；在所述栅极电介质上形成栅极，所述栅极具有一对相反侧壁； 在邻近于所述侧壁处蚀刻到所述衬底中以在所述衬底中形成一对凹进； 在所述凹进内形成相变材料；沿所述栅极的所述相反侧壁且在所述凹进内的所述相变材料的正上方形成一对间隔物；在使用所述栅极及所述间隔物作为掩模的同时，将掺杂剂植入到所述衬底中，所述所 植入的掺杂剂在所述衬底内形成一对源极/漏极区域。
16.一种形成存储器单元的方法，其包含 在含硅的衬底上形成栅极电介质；在所述栅极电介质上形成栅极，所述栅极具有一对相反侧壁； 沿所述栅极的所述相反侧壁形成一对间隔物；所述间隔物包含垂直地夹在非牺牲材料之间的牺牲材料；移除所述牺牲材料以形成延伸到所述衬底的开口； 在所述开口内蚀刻到所述衬底中以在所述衬底中形成凹进； 在所述凹进内形成相变材料； 使用非牺牲材料来填充所述开口 ；以及将掺杂剂植入到所述衬底中以形成一对源极/漏极区域，其中所述源极/漏极区域位 于所述栅极的彼此相反的侧上。
17.根据权利要求16所述的存储器单元，其中 所述非牺牲材料包含相变材料；且所述在所述凹进内形成所述相变材料及所述使用所述非牺牲材料来填充所述开口与 在所述凹进内形成所述相变材料及接着填充所述开口一起发生。
18.一种存储器单元，其包含晶体管，其包括通过栅极电介质而与沟道区域间隔的晶体管栅极，且其包括位于所述 沟道区域的一侧上的源极区域及位于所述沟道区域的与所述源极区域相反的一侧上的漏 极区域；且其中所述沟道区域包含邻近于所述漏极区域的相变材料。
19.根据权利要求18所述的存储器单元，其中所述相变材料延伸贯穿整个所述沟道区域。
20.根据权利要求18所述的存储器单元，其中所述沟道区域主要包含非相变半导体材 料，且仅在邻近于所述漏极区域处包含所述相变材料。
21.一种存储器单元，其包含晶体管，其包括通过栅极电介质而与沟道区域间隔的晶体管栅极，且其包括位于所述 沟道区域的一侧上的第一源极/漏极区域及位于所述沟道区域的与所述第一源极/漏极区 域相反的一侧上的第二源极/漏极区域；其中所述沟道区域包含邻近于所述第一源极/漏极区域的相变材料；且 其中所述沟道区域包含邻近于所述第二源极/漏极区域的所述相变材料。
22.根据权利要求21所述的存储器单元，其中所述相变材料延伸贯穿整个所述沟道区域。
23.根据权利要求21所述的存储器单元，其中所述沟道区域主要包含非相变半导体材 料，且仅在邻近于所述第一源极/漏极区域及所述第二源极/漏极区域处包含所述相变材 料。
24.一种存储器单元，其包含 位于含硅的衬底上的栅极电介质；位于所述栅极电介质上的栅极，所述栅极具有一对相反侧壁； 沿着所述栅极的所述相反侧壁的一对间隔物；延伸到所述衬底中且位于所述间隔物中的仅一者的正下方的相变材料； 所述衬底内位于所述栅极的相反侧上的一对源极/漏极区域；所述源极/漏极区域中 的一者直接邻近于所述相变材料；以及位于所述源极/漏极区域之间的沟道区域，所述沟道区域包含所述含硅的衬底的硅。
25.根据权利要求24所述的存储器单元，其中所述含硅的衬底包含块状单晶硅，且其 中所述块状单晶硅延伸到所述沟道区域中。
26.根据权利要求24所述的存储器单元，其中所述含硅的衬底包含位于绝缘物层上的 硅层，且其中来自所述硅层的硅延伸到所述沟道区域中。
27.一种存储器单元，其包含位于含硅的衬底上的栅极电介质；位于所述栅极电介质上的栅极，所述栅极具有一对相反侧壁；沿着所述栅极的所述相反侧壁的一对间隔物；延伸到所述衬底中的一对相变材料区域，所述相变材料区域中的一者位于所述间隔 物中的一者的正下方，且所述相变材料区域中的另一者位于所述间隔物中的另一者的正下 方；位于所述衬底内的一对源极/漏极区域；所述源极/漏极区域中的一者直接邻近于所 述相变材料区域中的所述一者，且所述源极/漏极区域中的另一者直接邻近于所述相变材 料区域中的所述另一者；以及位于所述源极/漏极区域之间的沟道区域，所述沟道区域包含所述含硅的衬底的硅。
28.根据权利要求27所述的存储器单元，其中所述相变材料区域由彼此共同的相变材 料成分组成。
29.根据权利要求27所述的存储器单元，其中所述相变材料区域包含彼此不同的相变 材料成分。
全文摘要
在一些实施例中，一种存储器单元包括晶体管栅极，其通过栅极电介质而与沟道区域间隔；源极区域，其位于所述沟道区域的一侧上；及漏极区域，其位于所述沟道区域的与源极区域相反的一侧上。所述沟道区域具有邻近于漏极区域的相变材料。在一些实施例中，所述相变材料可邻近于源极区域与漏极区域两者。一些实施例包括对具有邻近于漏极区域的相变材料的存储器单元进行编程的方法。反转层邻近于栅极电介质而形成于沟道区域内，其中所述反转层在邻近于漏极区域的相变材料内具有夹断区域。利用所述夹断区域内的热载流子(例如，电子)来改变相变材料内的相位。
文档编号H01L21/82GK101939836SQ200980104176
公开日2011年1月5日 申请日期2009年1月15日 优先权日2008年2月6日
发明者刘峻 申请人:美光科技公司