专利名称：应用沟槽式瞬时电压抑制器的分布式低通滤波器的制作方法
技术领域：
本发明是有关一种低通滤波器电路架构与制造方法，尤其是改善通过频带衰减的 特点以增加滤波器斜率，以达到分布式电感-电容网络的沟槽瞬时电压抑制器(TVS)电路 技术。
背景技术：
目前，低通滤波器是大量应用于声音/影像/数据短讯的无线电频率讯号滤波。如 图IA所示，典型电磁干扰(EMI)滤波与静电放电(ESD)保护是经由使用齐纳二极管自身的 电容量应用于滤波器结合至一讯号芯片。另外，如图IB所示，经由结合电阻-电容(RC)与 电感-电容(LC)的滤波器是成为瞬时电压抑制器(TVS)电路。其具有整体性特点与寄生 电容量与电感量减少的优点。此外，低通滤波器典型的设计是衰减划分频带讯号于800MHz 至3GHz的频率范围，滤波效能被改善达到_25db至-35db的讯号衰减。如图IC所示为现有技术低通滤波器的滤波效能示意图。如图所示，典型低通滤波器根据衰减讯号高于一截止频率fc以实行一通过频带 衰减。通过频带讯号的衰减即为讯号频率低于fc至停止频带，讯号频率高于fc具有限定 斜率，其响应为于一频率范围内讯号逐步减少至截止频率fc。低通滤波器具有讯号发送的 摆荡于高频时。为了改善滤波器效能，将缩小通过频带衰减与低串连电阻量。采取电感-电 容(LC)型态的滤波器是具有较令人满意的效能，相较于采用电阻-电容(RC)型态的滤波 器。此外，将增加低通滤波器的斜率。经理论分析证明分布式电感-电容LC网络替代的集 总电感电容网络具有产生陡降衰减的滤波器斜率的优点。具体的斜率如下式定义Slope = 20n db/decade其中η为分布式电感电容LC网络的节点数量于应用于LC网络。其是为建构分布 式电感电容LC网络的LC低通滤波器产生的节点数量。然而，当分布式电感电容LC网络应 用至低通滤波器时将增加体积且更将会增加寄生电容量、电感量与电阻量数值。因此，一般 建构与制造LC网络低通滤波器的方法将不能够得到分布式电感电容LC网络的优点以改善 滤波器效能。因此，需提供新的电路设计与装置的制造以改善电路架构与制造方法以解决前述 论及的困难。具体来说提出新的改善低通滤波器电路以缩小通过频带衰减与低串连电阻量 以增加滤波斜率。此新的改善低通滤波器是经由采用分布式电感电容LC网络电路增加节 点数量，并且便于小型化集成电路制造与减少寄生效应。由于采取分布式电感电容LC网络 前述论及的困扰与限制将能迎刃而解。
发明内容
本发明的主要目的是在提供一种应用沟槽式瞬时电压抑制器的分布式低通滤波 器，其改善滤波器的电路与滤波效能，更能够降低衰减与增加滤波器节点。本发明是采取分
5布式电感电容网络以达到改善滤波器效能。分布式电感电容网络采沟槽式MOS架构藉由并 列沟槽栅极形成电容并于位于电容上的金属接点形成绕组做为电感。本发明公开的滤波器 电路技术将能迎刃而解前述论及的困扰与限制。本发明的另一目的是在提供一种应用沟槽式瞬时电压抑制器的分布式低通滤波 器，其是利用MOS技术形成分布式电感电容网络以达成各式线性多项式可调整的电容量与 电感量。电感量与电容量将能经由调整并列沟槽电容接点金属绕组的物质与结构区域轻易 的进行调整，并使做为电感的接点金属绕组连接至沟槽电容。本发明的再一目的是在提供一种应用沟槽式瞬时电压抑制器的分布式低通滤波 器，其是利用增加氮化硅层至介电层以调整沟槽电容的电容量的数值经由调整介电层包含 的氮化层的百分比与厚度将可能够轻易调整沟槽电容的电容量更能进一步改善滤波器效 能。为达到上述之目的，本发明提出的应用沟槽式瞬时电压抑制器的分布式低通滤波 器，其是包含金属氧化半导体(MOS)沟槽开设于一半导体衬底，且填满绝缘物质以作为分 布式电感电容网络的若干个电容。在实例中，电子电路更包含一瞬时电压抑制器(TVS)电 路，其是集成至滤波电路以作为一低通滤波器，其中瞬时电压抑制器包含一双极型晶体管， 双极型晶体管是经由设置于半导体衬底的一二极管触发。在另一实例中，分布式电感电容 LC网络更包含于该半导体衬底的一上表面设置金属绕组作为电感，且与金属氧化半导体 MOS沟槽形成电性连接。在另一实例中，分布式电感电容LC网络更包含一瞬时电压抑制器 (TVS)电路是集成至滤波电路以作为一低通滤波器，其中瞬时电压抑制器包含一双极型晶 体管。且分布式电感电容LC网络更包含金属绕组做电感，电感设置于半导体衬底的一上表 面，并与金属氧化半导体MOS沟槽形成电性连接，且双极型晶体管具有一电极连接至该金 属绕组以作为瞬时电压抑制器TVS电路的一输入/输出端。在另一实例中，金属氧化半导体 MOS沟槽填塞掺杂多晶硅，且该金属氧化半导体MOS沟槽填塞一介电层。在另一实例中，电 子电路更包含一瞬时电压抑制器(TVS)电路集成至滤波电路，其中瞬时电压抑制器TVS电 路包含一双极型晶体管，双极型晶体管包含一 N型掺杂区域作为一集极，N型掺杂区域被一 P型阱包围，一 N型衬底支撑P型阱，且P型阱具有一下表面以作为双极型晶体管射极。瞬 时电压抑制器TVS电路更包含一齐纳二极管，齐纳二极管藉由N型掺杂集极与一浅的P型 触发植入区域形成以作为触发双极型晶体管与缩小瞬时电压抑制器TVS电路输出突然反 馈的特点，分布式电感电容LC网络更包含若干个金属绕组设置于该半导体衬底的一上表 面，并与金属氧化半导体MOS沟槽电性连接做为分布式电感电容LC网络的若干个电感，且 双极型晶体管具有一电极连接至金属绕组以作为瞬时电压抑制器TVS电路的一输入/输出 端；以及齐纳二极管的第二掺杂区域是连接金属绕组作为一阴极。在另一实例中，金属氧化 半导体MOS沟槽填满掺杂多晶硅，且金属氧化半导体MOS沟槽是填塞介电层，介电层包含一 氧化硅层。在另一实例中，金属氧化半导体MOS沟槽是并列与电性连接为分布式电感电容 LC网络并联的电容。在另一实例中，金属氧化半导体MOS沟槽为分布式电感电容LC网络 并联的电容是具有一实质深度，实质深度是介于2微米至7微米之间，且两相邻金属氧化半 导体MOS沟槽的间距离介于0. 5微米至3微米之间。在另一实例中，分布式电感电容LC网 络更包含金属绕组设置于该半导体衬底的一上表面，且建构成为一环状绕组，并将电性连 接金属氧化半导体MOS沟槽作为分布式电感电容LC网络的电感。在另一实例中，分布式电感电容LC网络更包含金属绕组设置于半导体衬底的一上表面，且建构成为一六角状绕组， 并将电性连接金属氧化半导体MOS沟槽作为分布式电感电容LC网络的电感。在另一实例 中，分布式电感电容LC网络包含金属绕组设置于半导体衬底的一上表面，且建构成为一块 状绕组，并将电性连接金属氧化半导体MOS沟槽作为分布式电感电容LC网络的电感。在另 一实例中，分布式电感电容LC网络包含金属绕组设置于半导体衬底的一上表面，且建构成 为一八角状绕组，并将电性连接金属氧化半导体MOS沟槽作为分布式电感电容LC网络的电 感。在另一实例中，金属氧化半导体MOS沟槽填满掺杂多晶硅，且金属氧化半导体MOS沟槽 填塞介电层，介电层包含一氮化物介电层与一氧化层。本发明提出的应用沟槽式瞬时电压抑制器的分布式低通滤波器，其滤波包含一线 性多项式滤波器是具有一阶梯式电感电容(LC)网络，将于一半导体衬底开设金属氧化半 导体(MOS)沟槽，并填满绝缘物质以做为阶梯式电感电容LC网络的电容。在另一实例中，阶 梯式电感电容LC网络更包含金属绕组作为电感，电感设置于半导体衬底的一上表面，且与 金属氧化半导体MOS沟槽形成电性连接。在另一实例中，阶梯式电感电容LC网络为一巴特 沃斯Butterworth滤波器。在另一实例中，阶梯式电感电容LC网络为一柴比雪夫Chebyshev 滤波器。在另一实例中，阶梯式电感电容LC网络是为一椭圆Elliptic滤波器。在另一实 例中，阶梯式电感电容LC网络构成一巴特沃斯Butterworth滤波器包含电感是表示为L2， L4，L6，. . .，Ln-Ι，且电容表示为Cl，C3，C5，. . .，Cn其中η为一整数表示为阶梯式电感电 容LC网的一阶数，且电容Ck与电感Lk的数值表示如下Ck = 2sin[(2k-l)/(2n)]/coc k =奇数Lk = 2sin[(2k-l)/(2n)]/oc k =偶数本发明提出的一种电子电路的制成方法，此方法包含于一半导体衬底开设若干个 金属氧化半导体(MOS)沟槽建构一分布式电感电容(LC)网络的一滤波电路，且填满金属氧 化半导体MOS沟槽介电物质作为分布式电感电容LC网络的电容的步骤。在另一实例中，此 方法更包含集成一瞬时电压抑制器(TVS)电路至滤波电路以建构滤波电路为一低通滤波 器，且瞬时电压抑制器TVS电路是为建构于半导体衬底的双极型晶体管，并且一触发二极 管对应一电极以作为低通滤波器的一输入/输出端的步骤。在另一实例中，于建构一电感 电容LC网络的步骤中更包含于该半导体衬底上沉积一金属层电感电容LC网络且蚀刻金属 层为金属绕组，并且金属绕组是与沟槽电性连接做为电感电容LC的电感。底下藉由具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技 术内容、特点及其所达成之功效。
图IA为现有技术滤波器的电路示意图；图IB为现有技术瞬时电压抑制器(TVS)的电路示意图；图IC为现有技术低通滤波器的滤波效能示意图；图2A至图2D分别为本发明电感电容组成的四种型式低通滤波器电路的电路示意 图；图2E为本发明电感电容组成的低通滤波器的滤波效能示意图；图3A为本发明的结构俯视7
图3B为本发明的结构剖视图；图3C为本发明分布式电感电容低通滤波器的电路示意图；图4为本发明不同线性多项式电感电容低通滤波器的电路示图；图5A为本发明的三阶滤波器的电路示意图；图5B为本发明的三阶滤波器的结构俯视图；图6A为本发明的五阶滤波器的电路示意图；图6B为本发明的五阶滤波器的结构俯视图；图7A为本发明另一实施例的沟槽电容的结构剖视图；图7B为本发明另一实施例的氮化物及氧化层厚度与沟槽电容量的示意图。
具体实施例方式为了更加了解本发明，图2A至图2E提供分布式电感电容LC网络组成的低通滤波 器的基本参考描述。图2A至图2D分别为由电感电容组成的低通滤波器的电路。总电感值 是为48η且总电容值为48p。如图2A所示为集总电感电容网络IumpedLC network，图2B至 图2D分别表示为以分布式电感电容组成的低通滤波器替代图2A，且电感电容总值皆维持 48η与48ρ不变。分布式电感电容LC网络组成低通滤波器表示为图2Β至图2D相对于集总 电感电容网络具有较多的节点。图2Ε是为比较图2Α至图2D分别由不同数量电感电容LC 网络组成的四个低通滤波器的频谱示意图。在图2Ε明确指出分布式电感电容LC网络具有 较多的节点将增加滤波器斜率(db/decade)且提供低通滤波器具有广泛通过频带宽度。图3A与图3B为本发明一低通滤波器集成瞬时电压抑制器(TVS)电路与采取电感 电容(LC)网络组成的实施例。低通滤波器100包含一输入电极110-1是位于一 N+型衬底 105支撑的一 P型阱115的N+型掺杂区域112上方以做为一 NPN双极型晶体管一集极，N+ 型衬底105下表面配置一接地电极101以作为射极。此NPN双极型晶体管是经由一侧边齐 纳二极管(a lateral zenerdiode)触发，使位于P型阱115内的N+型掺杂区域112与相邻 P型掺杂区域120之间形成接面与阴极连接至输入电极110-1。P型掺杂区域120相较于P 型阱115是具有较高掺杂，因此介于N+型掺杂区域112与相邻P型掺杂区域120之间的侧 边接面当遭受瞬间高电压将击穿如同一齐纳二极管。P型掺杂区域120透过一 P+型接触植 入区域(a P+contact implant region) 122 形成一奥姆接触(ohmic contact)连接至金属 132且也藉由N型外延层(N印itaxiallayer)与N+型衬底105连接至接地电极101。N+ 型掺杂区域114是提供促进奥姆接点连接至金属132。于操作时P型掺杂区域120至接地 电极101的电流路径的电压降是启动NPN双极型晶体管的基集极。结合齐纳二极管与NPN 双极型晶体管是成为一齐纳触发双极型晶体管TVS。并列沟槽MOS电容125-1与125-2是 与位于沟槽MOS电容125-1与125-2的上方的接点金属接触形成一绕组围绕输入电极110 以做为若干个电感，并且与电容相连接，将如图3C所示。低通滤波器100更包含一输出电 极110-0其是与输入端结构与架构相似。图3A至图3C所示的金属绕组130形成于N+型 衬底105的上表面以作为电感，且沟槽MOS电容位于电感金属绕组下方连接电感作为低通 滤波器100电感电容(LC)网络。滤波器的电感值与电容值即L-filter与C-filter是可 易于经由金属绕组130与沟槽的宽度而调整以建构改善低通滤波器100效能。在一个实施例中，每个电容是形成为并列的一对，并且电性连接的沟槽MOS电容对应的沟槽深度介于2um至7um之间，且沟槽宽度介于0. 5um至3um之间，并且沟槽之间距 离是介于Ium至4um之间。此外，将延着沟槽的侧壁填塞传导物质与一介电物质薄层，介电 物质薄层是将延着沟槽的侧壁隔绝沟槽所填塞的传导物质。在实施例中，沟槽填塞掺杂多 晶硅。另一实施例为于沟槽侧壁填入二氧化硅薄层，再另一实施例为于沟槽侧壁填入结合 的氮化物与氧化物以增进电容量。依照沟槽MOS电容排列，电感绕组可建构成块状、六角 状、八角状、环状或其它任意形状以达到滤波器最佳效能。不同绕组形状电感的设计参数是 参考 Mohan 发表的论文(IEEE J. of Solid-StateCircuits，Vol. 34，NO. 10，Oct, 1999)。以 公开之此论文是做为参考文献并入本发明应用。如上所述的低通滤波器100电感与电容网络可为如同巴特沃斯(Butterworth)滤 波器、柴比雪夫(Chebyshev)滤波器或椭圆(Elliptic)滤波器。这些类型的滤波器是为阶 梯式电感电容(LC)网络，如图4所示，电感表示为1^2丄4丄6，...丄11-1，且电容表示为(1， C3 j C5 j · · · ， Cn不同种类的滤波器是由相对的线性多项式表示。举例来说，巴特沃斯 (Butterworth)滤波器电容与电感表示如下Ck = 2sin[(2k_l)/(2n)]/coc k =奇数Lk = 2sin[(2k-l)/(2n)]/oc k =偶数其中η表示为滤波器阶数。电容量是相依于表面面积即为沟槽侧壁面积，介电层 不但隔离沟槽导电物质并且包围此半导体物质。故沟槽MOS电容的电容量术值计算是取决 于沟槽深度与长度。沟槽的宽度将不直接影响MOS电容的电容量。为了增加电容量，多个 沟槽是将为并列以形成并列连接沟槽MOS电容。就此观点来看，在一给定的面积下，缩小沟 槽宽度与间距将能够使电容量增加。这是被限定于使用的线宽度技术。电感的电感量的数 值的测定如图3Α与图3Β所示，其结构相当复杂且被完全公开于Mohan的发表论文(IEEE J. of Solid-State Circuits, Vol. 34，NO. 10，Oct，1999)。以公开的此论文是做为参考文 献并入本发明应用。图3A与图3B所示，线性多项式滤波器经由使用金属绕组130与电容125_1与 125-2将能轻易完成。如图5A与图5B及图6A与图6B是分别表示三阶滤波器与五阶滤波器 之例子。图5A所示为三阶滤波器包含三个元素两个电容225与235连接一电感230。图 5B所示为经由于衬底上蚀刻形成若干个并列沟槽形成二个电容，为于衬底上蚀刻形成若干 个并列沟槽，且延着沟槽形成介电物质薄层，并填塞如金属物或掺杂多晶硅的传导物质以 形成两个MOS电容。介电层如同氧化物是覆盖与接触于每个确定位置蚀刻出的MOS电容沟 槽的上表面。金属层是沉积覆盖于氧化层上表面且接触掺杂多晶硅于每个沟槽穿过接触孔 并且金属是被图案化形成绕组230和输入电极210-1与输出电极210-0。于图5B中所示， 接点至MOS电容225的沟槽能够被形成于输入电极210-1下方的面积，且接点至MOS电容 235的沟槽能够被形成于输入电极210-0下方的面积。图6A所示为五阶滤波器是包含五个元素三个电容325、335与345连接两个电感 330与340。图6B所示为于衬底上蚀刻形成若干个并列沟槽，且延着沟槽形成介电物质薄 层，并填塞如金属物或掺杂多晶硅的传导物质以形成两个MOS电容。介电层如同氧化物是 覆盖与接触于每个确定位置蚀刻出的MOS电容沟槽的上表面。金属层是沉积覆盖于氧化层 上表面且接触掺杂多晶硅于每个沟槽穿过接触孔并且金属是被图案化形成绕组330与340和输入电极310-1与输出电极310-0。于图6B中所示，接点至MOS电容325的沟槽能够被 形成于输入电极310-1下方的面积，且接点至MOS电容345的沟槽能够被形成于输入电极 310-0下方的面积；接点至MOS电容335的沟槽可为形成覆盖越过所有沟槽长度或只一部 份沟槽长度。图7A所示为另一实施例的剖视图，MOS沟槽401形成的电容是被布满介电层，介 电层是包含氮化硅层402以增加电容的电容量。另外，经由调整氮化硅层402的厚度，电感 电容(LC)网络的沟槽电容的电容量是能够被轻易调整。于图7B所示沟槽MOS电容的电容 量的增加相对应于在保持氮化硅层(Si3N4)402与氧化层(SiO2)403结合组成的介电层总厚 度固定下，氮化硅层402的厚度增加。因此，滤波电路的电容量，能够于氮化硅层402与氧 化层403结合组成的介电层总厚度保持固定下，经由改变氮化硅层402的厚度改变。滤波 电路的适用性与应用范围是详述与证明于经由调整氮化物与氧化层的相对厚度以达到可 调谐电容量。尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的 描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的 多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
权利要求
1.一种电子电路，其特征在于，其包含一滤波电路，包含分布式电感电容(LC)网络，其构成是为若干个金属氧化半导体 (MOS)沟槽开设于一半导体衬底，且填满绝缘物质以作为该分布式电感电容LC网络的若干 个电容。
2.如权利要求1所述的电子电路，其特征在于，其还包含一瞬时电压抑制器(TVS)电路，集成了该滤波电路以作为一低通滤波器，其中该瞬时 电压抑制器包含一双极型晶体管，该双极型晶体管是经由设置于该半导体衬底的一二极管 触发。
3.如权利要求1所述的电子电路，其特征在于，其中该分布式电感电容LC网络进一步 包含若干个金属绕组作为若干个电感，该电感是设置于该半导体衬底的一上表面，且与该 金属氧化半导体MOS沟槽形成电性连接。
4.如权利要求1所述的电子电路，其特征在于，其还包含一瞬时电压抑制器(TVS)电路，集成了该滤波电路以作为一低通滤波器，其中该瞬时 电压抑制器包含一双极型晶体管；以及该分布式电感电容LC网络更包含若干个金属绕组作为若干个电感，该电感设置于该 半导体衬底的一上表面，并与该金属氧化半导体MOS沟槽形成电性连接，且该双极型晶体 管具有一电极连接至该金属绕组以作为该瞬时电压抑制器TVS电路的一输入/输出端。
5.如权利要求1所述的电子电路，其特征在于，其中该金属氧化半导体MOS沟槽的侧壁 填塞掺杂多晶硅，且该金属氧化半导体MOS沟槽填塞一介电层。
6.如权利要求1所述的电子电路，其特征在于，其还包含一瞬时电压抑制器(TVS)电路，集成了该滤波电路，其中该瞬时电压抑制器TVS电路包 含一双极型晶体管，该双极型晶体管包含一 N型掺杂区域作为一集极，该N型掺杂区域被一 P型阱包围，一 N型衬底支撑该P型阱，且该P型阱具有一下表面以作为该双极型晶体管的 发射极；该瞬时电压抑制器TVS电路更包含一齐纳二极管，该齐纳二极管是构成于一第二掺杂 区域与该P型阱相邻接，其是将触发该双极型晶体管以实行一瞬时电压抑制器TVS功能；该分布式电感电容LC网络更包含若干个金属绕组设置于该半导体衬底的一上表面， 并与该金属氧化半导体MOS沟槽电性连接作为该分布式电感电容LC网络的若干个电感，且 该双极型晶体管具有一电极连接至该金属绕组以作为该瞬时电压抑制器TVS电路的一输 入/输出端；以及该齐纳二极管的该第二掺杂区域是连接该金属绕组作为一阴极。
7.如权利要求1所述的电子电路，其特征在于，其中该金属氧化半导体MOS沟槽侧壁填 满掺杂多晶硅，且该金属氧化半导体MOS沟槽填塞该介电层，该介电层包含一氧化硅层。
8.如权利要求1所述的电子电路，其特征在于，其中该金属氧化半导体MOS沟槽是平行 且电性连接的，从而作为该分布式电感电容LC网络的电容。
9.如权利要求1所述的电子电路，其特征在于，其中该金属氧化半导体MOS沟槽是平 行且电性连接的，从而作为该分布式电感电容LC网络并联的电容，其深度是介于2微米至 7微米之间，且两相邻该金属氧化半导体MOS沟槽之间距离介于0. 5微米至3微米之间。
10.如权利要求1所述的电子电路，其特征在于，其中该分布式电感电容LC网络包含若 干个金属绕组，该金属绕组是设置于该半导体衬底的一上表面，且建构成为一环状绕组，并将电性连接该金属氧化半导体MOS沟槽作为该分布式电感电容LC网络的若干个电感。
11.如权利要求1所述的电子电路，其特征在于，其中该分布式电感电容LC网络包含 若干个金属绕组，该金属绕组是设置于该半导体衬底的一上表面，且建构成为一六角形状 绕组，并将电性连接该金属氧化半导体MOS沟槽作为该分布式电感电容LC网络的若干个电感。
12.如权利要求1所述的电子电路，其特征在于，其中该分布式电感电容LC网络包含若 干个金属绕组，该金属绕组是设置于该半导体衬底的一上表面，且建构成为一方形状绕组， 并将电性连接该金属氧化半导体MOS沟槽作为该分布式电感电容LC网络的若干个电感。
13.如权利要求1所述的电子电路，其特征在于，其中该分布式电感电容LC网络包含若 干个金属绕组，该金属绕组是设置于该半导体衬底的一上表面，且建构成为一八角状绕组， 并将电性连接该金属氧化半导体MOS沟槽作为该分布式电感电容LC网络的若干个电感。
14.如权利要求1所述的电子电路，其特征在于，其中该金属氧化半导体MOS沟槽侧壁 填满掺杂多晶硅，且该金属氧化半导体MOS沟槽填塞一介电层，该介电层包含一氮化物介 电层与一氧化层。
15.一种电子电路，其特征在于，其包含一滤波电路，包含一线性多项式滤波器，该线性多项式滤波器具有一阶梯式电感电容 (LC)网络，在一半导体衬底上开设若干个金属氧化半导体(MOS)沟槽，并在沟槽中填满绝 缘物质以作为该阶梯式电感电容LC网络的若干个电容。
16.如权利要求15所述的电子电路，其特征在于，其中该阶梯式电感电容LC网络具有 若干个金属绕组作为若干个电感，该电感设置于该半导体衬底的一上表面，且与该金属氧 化半导体M0s沟槽形成电性连接。
17.如权利要求15所述的电子电路，其特征在于，其中该阶梯式电感电容LC网络为一 巴特沃斯Butterworth滤波器。
18.如权利要求15所述的电子电路，其特征在于，其中该阶梯式电感电容LC网络为一 柴比雪夫Chebyshev滤波器。
19.如权利要求15所述的电子电路，其特征在于，其中该阶梯式电感电容LC网络为一 椭圆Elliptic滤波器。
20.如权利要求15所述的电子电路，其特征在于，其中该阶梯式电感电容LC网络构成 一巴特沃斯Butterworth滤波器包含电感是表示为L2，L4，L6，. . .，Ln_l，且电容表示为Cl， C3，C5，...，Cn其中η为一整数表示为该阶梯式电感电容(LC)网的一阶数，且电容Ck与电 感Lk的数值表示如下Ck = 2sin[(2k-l)/(2n)]/ c k =奇数Lk = 2sin[(2k-l)/(2n)]/ c k =偶数
21.一种电子电路的制成方法，其特征在于，包含在一半导体衬底上开设若干个沟槽，且在该沟槽中填满绝缘物质作为该分布式电感电 容(LC)网络的若干个金属氧化半导体(MOS)电容，从而在半导体衬底上建构一滤波电路来 作为电感电容LC网络。
22.如权利要求21所述的电子电路的制成方法，其特征在于，该方法还包含集成一瞬 时电压抑制器(TVS)电路至该滤波电路以建构该滤波电路一低通滤波器，且该瞬时电压抑制器TVS电路为建构于该半导体衬底的双极型晶体管，并且一触发二极管对应一电极以作 为该低通滤波器的一输入/输出端。
23.如权利要求21所述的电子电路的制成方法，其特征在于，其中于建构一电感电容 LC网络的步骤中进一步包含以下步骤，是于该半导体衬底上沉积一金属层且图案化该金属 层为若干个金属绕组，并且该金属绕组是与该沟槽电性连接作为该电感电容LC的若干个 电感。
24.如权利要求21所述的电子电路的制成方法，其特征在于，其中于建构一电感电容 LC网络的步骤中进一步包含以下步骤，是于该半导体衬底上沿着该沟槽沉积一金属层，且 蚀刻该金属层为若干个金属绕组成为一分布式电感电容LC网络。
全文摘要
本发明是公开一种应用沟槽式瞬时电压抑制器的分散式低通滤波器，其包含金属氧化半导体(MOS)沟槽开设于半导体基板并填满介电物质以形成分布式电感电容网络的电容。此外，其更包含一瞬时电压抑制器(TVS)电路集成至滤波电路作为一低通滤波器，且瞬时电压抑制器包含一双极型晶体管，此双极型晶体管是经由设置于该半导体衬底的一二极管触发。另外，本发明是于半导体衬底的一上表面设置若干个金属绕组作为若干个电感，电感是与金属氧化半导体MOS沟槽形成电性连接。
文档编号H01L29/80GK101999171SQ200980106999
公开日2011年3月30日 申请日期2009年4月18日 优先权日2008年4月18日
发明者马督儿·博德 申请人:万国半导体股份有限公司