可缩放电可擦除及可编程存储器的制作方法

专利名称：可缩放电可擦除及可编程存储器的制作方法
可缩放电可擦除及可编程存储器相关申请本申请是2006年9月5日提交的美国专利申请第11/470，245号的部分延续。 发明领域本发明涉及电可擦除及可编程存储器(EEPROM)单元。相关技术

图1是示出包括电可擦除及可编程存储器(EEPROM)单元101-104的2x2阵列的 常规存储器系统100的电路图。EEPROM单元101-104分别包括CMOS存取晶体管分别是 111-114以及非易失性存储器(NVM)晶体管121-124。存取晶体管111和113的漏极耦合到 漏极(位线)端子D1。类似地，存取晶体管112和114的漏极耦合到漏极(位线)端子D2。 存取晶体管111-114的源极分别耦合到NVM晶体管121-124的漏极。NVM晶体管121-124的 源极共同耦合到源极端子S12。存取晶体管111-112的选择栅极被共同连接到选择线SL1， 并且存取晶体管113-114的选择栅极被共同连接到选择线SL2。NVM晶体管121-122的控 制栅极被共同连接到控制 线CL1，并且NVM晶体管123-124的控制栅极共同连接到控制线 CL2。图2是EEPROM单元101和外围晶体管201和202的横截面图。外围晶体管201-202 位于与EEPROM单元101-104相同的芯片上，并且通常用于存取这些EEPROM单元。外围晶 体管201包括源极211、漏极212、控制栅极210、以及栅极介电层213。栅极介电层213具 有鉴于用于控制外围电路的第一电压而选择的第一厚度Tl。例如，厚度Tl可以是75埃或 更少，这取决于工艺。类似地，外围晶体管202包括源极221、漏极222、控制栅极220、以及 栅极介电层223。栅极介电层223具有鉴于用于控制外围电路的第二电压而选择的第二厚 度T2。例如，厚度T2可以是300埃以处理15伏的控制电压。存取晶体管111包括具有第二厚度T2的栅极介电层231。选择栅极SGl位于该 栅极介电层231之上。NVM晶体管121包括栅极介电层232，其大部分具有接近于第二厚度 T2的厚度。介电层232包括具有大约100埃的第三厚度T3的薄介电隧道区233。存储电 荷的浮动栅极rei位于栅极介电层232 (包括隧道介电区233)之上。隧道介电区233位于 高掺杂N+区235之上，该高掺杂N+区235是由存取晶体管111和NVM晶体管121共享的 η型源极/漏极扩散的延伸。具有厚度Τ4的多晶硅间介电层234位于浮动栅极TOl之上。 控制栅极CGl位于多晶硅间介电层234之上。栅极介电层234的厚度Τ4是鉴于用于控制 NVM晶体管121的电压而选择的。例如，介电层234可以是带有大约200埃的等效二氧化硅 厚度的合成电介质(氧化物_氮化物_氧化物)以处理大约15伏的编程电压。EEPROM单 元102-104与EEI3ROM单元101相同。为了擦除EEPROM单元101和102，将高编程电压VPP (大约15伏的数量级)施加 到控制线CLl以及选择线SL1。漏极端子D1-D2以及源极端子S12接地。在这些条件下， NVM晶体管121-122的浮动栅极耦合到编程电压VPP的一部分，该部分电压足以从底层扩散 延伸区235产生穿过薄栅极介电区233的隧道电流。因此，NVM晶体管121-122中的隧道电流将使得过多电子被俘获到这些NVM晶体管的浮动栅极中。这些被俘获的电子提高了 NVM 晶体管121-122的阈值电压(即，擦除NVM晶体管121-122)。EEPROM单元101-102可独立 于EEI3ROM单元103-104被擦除。或者，EEI3ROM单元103-104可与EEI3ROM单元101-102同 时被擦除。为了对EEPROM单元101进行编程，将高编程电压VPP (15伏)施加到漏极端子Dl 和选择线SL1。控制线CLl和选择线SL2接地。源极端子S12以及漏极D2保持浮动。在这 些条件下，存取晶体管111导通，并且将高编程电压VPP施加到NVM晶体管121的漏极延伸 区235。薄栅极电介质区233两端的高电压使得电子从浮动栅极rei中被移出，从而使得该 晶体管具有相对较低的阈值电压。存取晶体管111的漏极必须具有相对较大的围绕接触点的活性区以便正确地接 收高编程电压VPP。此外，存取晶体管111的选择栅极SGl必须相对较大以便正确地接收高 编程电压VPP。结果，存取晶体管111无法伸缩来用于具有小于0. 35微米的特征尺寸的工 艺。类似地，存储器晶体管121具有大栅极区，以容纳在隧道介电区233下的漏极延伸扩散 区235。同样的限制分别施加到存取晶体管112-114和存储器晶体管122-124。因此，期望 有能够伸缩到亚0. 35微米工艺的EEPROM系统。 已经提出了若干解决方案来将EEPROM型存储器的应用扩展到0. 35微米工艺之外 的工艺。这些解决方案允许通过将位线编程电压VPP从大约15到20伏降低到大约5伏来 收缩EEPROM单元。然而，这些解决方案展示出多个重要缺点，包括(1)在需要对阵列同时 施加正负电压的情况下，存储器操作是非常复杂的，(2)制造这些EEPROM存储器所需的工 艺也是非常复杂的，因此易于成为困难的成品率管理，以及(3)EEPROM单元尺寸仍然相对 较大并且无法证明制造该阵列所需要的较昂贵的工艺是正确的。因此，期望有克服上述缺陷的改进的EEPROM阵列。附图简述图1是示出包括电可擦除及可编程存储器(EEPROM)单元的阵列的常规存储器系 统的电路图。图2是根据较佳实施例的图1的两个相邻的EEPROM单元沿着位线的横截面图。图3是根据本发明一实施例的EEPROM单元的阵列的电路图。图4是根据本发明一实施例的图3的EEPROM阵列的前两行的布局俯视图。图5A是沿着图4的剖面线的EEPROM单元对的横截面图。图5B是沿着图4的剖面线B-B的三个源极存取晶体管的横截面图。图6A-6G是根据本发明一实施例的在各个制造阶段期间图3的EEPROM阵列的前 两行的布局俯视图。图7是根据本发明各实施例的总结图3的EEPROM阵列的擦除、编程以及读取操作 的表。图8A和8B是示出根据本发明一替换实施例制造的源极选择晶体管的横截面图。图9是根据目前描述的本发明一替换实施例的阵列900的前两行的布局俯视图。图IOA是沿着图9的剖面线A-A的EEPROM单元对的横截面图。图IOB是沿着图9的剖面线B-B的三个源极存取晶体管的横截面图。图11A-11E是根据本发明一实施例的在各个制造阶段期间图9中的EEPROM阵列
4的前两行的布局俯视图。图12是根据本发明一替换实施例的EEPROM阵列的电路图，包括图9的阵列结构 以及被配置为作为源电源电路来操作的一附加列。图13是根据本发明一实施例的总结图12的EEPROM阵列的擦除、编程以及读取操 作的表。图14是示出根据本发明一变型的添加到图12的结构的第二源极存取列的电路 图。详细描述图3是根据本发明一实施例的EEPROM单元的阵列300的电路图。EEPROM单元 阵列300包括浮动栅极非易失性存储器晶体管301-312、源极存取晶体管321-326、字线 WL1-WL4、位线BL1-BL3、源极选择线SS12和SS34以及N阱连接NW。源极存取晶体管321-326 分别包括晶体管结构331-336、晶体管结构341-346、以及晶体管结构351-356。如下面更详 细地描述的，源极存取晶体管321-326中的每一个使用单个晶体管来实现三晶体管结构的 功能。存储器晶体管301-312和源极存取晶体管312-326在具有第一导电类型的阱区中 制造，该阱区又位于具有与第一导电类型相反的第二导电类型的阱区中。在所述实施例中， 存储器晶体管301-312和源极存取晶体管321-326是η沟道器件，从而使得第一阱区是ρ 阱，并且第二阱区是深η阱。然而，应该理解，在其他实施例中导电类型可以是相反的。如 以下更详细地描述的，源极存取晶体管321-326内的晶体管结构351-356是通过形成延伸 穿过P阱区以接触底层深η阱区的N+区来创建的。存储器晶体管301-312中的每一个属于一个对应的EEPROM单元。因此，阵列300 包括按照四行三列排列的十二个EEPROM单元。注意，该四行(对应于字线WL1-WL4)沿图 3的垂直轴延伸，而该三列(对应于位线BL1-BL3)沿图3的水平轴延伸。尽管阵列300具 有四行三列，但是本领域普通技术人员能够鉴于本发明构造具有不同尺寸的阵列。阵列300中的EEPROM单元中的每一个包括专用非易失性存储器晶体管和源极存 取晶体管，其中源极存取晶体管是与同一列中的相邻EEPROM单元的非易失性存储器晶体 管共享的。以此方式，阵列300中EEPROM单元沿着列方向按对分组。例如，EEPROM单元对 315包括源极存取晶体管321和存储器晶体管301和304。因此，位于阵列300的第一行第 一列的EEPROM单元包括存储器晶体管301和源极存取晶体管321，而位于阵列300的第二 行第一列的EEPROM单元包括存储器晶体管304和源极存取晶体管321。存储器晶体管301 包括耦合到位线BLl的漏极、耦合到字线WLl的控制栅极、以及耦合到源极存取晶体管321 的晶体管结构331的源极。存储器晶体管304包括耦合到位线BL 1的漏极、耦合到字线 WL2的控制栅极、以及耦合到源极存取晶体管321的晶体管结构341的源极。注意，源极存 取晶体管321是由存储器晶体管301和304共享的。因为存储器晶体管301和304共享源 极存取晶体管321，所以EEPROM单元中的每一个实际上需要1. 5个晶体管。换言之，EEPROM 单元对315使用三个晶体管(存储器晶体管301和304以及源极存取晶体管321)来存储 两位数据(存储器晶体管301和304中的每一个中一位)。因此，平均而言EEPROM单元对 315需要1. 5个晶体管来存储每一位(即，3个晶体管/2位)。因此本发明可被称为1. 5晶 体管(1. 5Τ) EEPROM。
源极存取晶体管321通过晶体管结构351也耦合到底层深N阱区NW。如以下更详 细地描述的，底层深N阱区用作阵列300的EEPROM单元的共同阵列源。图4是根据本发明一实施例的阵列300的前两行的布局俯视图，包括存储器晶体 管301-306、源极存取晶体管321-323、字线WL1-WL2以及源极选择线SS12。阵列300的后 两行按照与阵列300的前两行相同的方式布局。位线BL1-BL3出于清楚的目的而未在图4 中示出(虽然位线BLl在图5A中示出)。标识图4的各个区的附加附图标记在图5A-5B和 6A-6G中示出。图5A是沿着图4的剖面线A-A的EEPROM单元对315的横截面图。图5B是沿着 图4的剖面线B-B的源极存取晶体管321-323的横截面图。如图5A和5B所示，EEPROM阵列300在ρ阱区503中制造。ρ阱区503又在深N 阱区502中制造。深N阱区502在ρ型衬底501中制造。图5Β还示出将EEPROM阵列300 与在同一衬底501上制造的其他电路隔离的浅沟槽隔离区505。现在转向图5Α，存储器晶体管301包括η型漏极区621、η型源极区622、隧道栅极 介电层506、浮动栅极rei、栅极间介电层507以及字线(控制栅极)WL1。类似地，存储器晶 体管304包括η型漏极区624、η型源极区623、隧道栅极介电层506、浮动栅极TO3、栅极间 介电层509以及字线(控制栅极)WL2。触点Cl和C2延伸穿过金属前介电层510并接触η 型漏极区621和624。位线BLl形成于金属前介电层510之上，并且提供触点Cl和C2之间 的导电通路。源极存取晶体管321包括隧道栅极介电层506、浮动栅极TO2、栅极间介电层08以 及源极选择线SS12。源极存取晶体管321还分别与存储器晶体管301和304共享η型源极 区622和623。在所描述的实施例中，栅极间介电层507-509是氧化物-氮化物-氧化物 (ONO)结构，但可在其他实施例中使用其他介电材料。如图5Β所示，源极存取晶体管321还包括N+型指形区611-612，该区与浮动栅极 FG2对齐，并且向下延伸穿过ρ阱区503以接触η阱区502。类似地，源极存取晶体管322 包括与浮动栅极TO5对齐的N+型指形区612-613 ；并且源极存取晶体管323包括与浮动栅 极re8对齐的N+指形区域613-614。ρ阱区503被连接到阵列300的若干位置上的金属触 点(未示出)以保护存储器区域。图6A-6G是根据本发明一实施例的在各个制造阶段期间的存储器晶体管301-306 和源极存取晶体管321-323的俯视图。如图6A所示，浅沟槽隔离(STI)区505形成于衬底501的上表面上，从而限定了要 形成晶体管301-306和321-323的活性区600。此时，深η阱区502已经形成。ρ阱区503 可在STI区505形成之前或之后形成。根据所描述的实施例，晶体管301-306和321-323 使用0. 25微米工艺来制造。在本实施例中，活性区600展示出0. 25微米的尺寸W1。注意， 在其他实施例中可使用其他工艺和其他尺寸来制造阵列300。还要注意，与阵列300的中间 两行相关联的活性区(如果示出)将是与活性区600连续的。在限定了活性区600之后，在ρ阱区503的暴露表面之上形成隧道栅极介电层 506。例如，隧道栅极介电层506可具有大约70埃(A)和100Α之间的厚度。在所得结构之 上形成第一多晶硅层。该第一多晶硅层随后穿过第一多晶硅掩模图案化以形成多晶硅栅电 极601-603，如图6Β所示。在所描述的实施例中，多晶硅栅电极601-603中的每一个展示出大约0. 4微米的宽度W2，以及大约0. 25微米的间隔W3。穿过第一多晶硅掩模执行N+注入，从而形成N+指形区611-614 (以及导电掺杂多 晶硅电极601-603)。控制N+注入使得N+指形区611-614接触底层深η阱区502。所得结 构示于图6C中。在所得结构之上形成栅极间介电层(未示出)。在所描述的实施例中，栅极间介电 层是氧化物-氮化物_氧化物(ONO)层。随后在栅极间介电层之上形成第二多晶硅层。在 第二多晶硅层之上形成限定字线WLl和WL2以及源极选择线SS12的第二多晶硅掩模。随 后穿过第二多晶硅掩模蚀刻第二多晶硅层，从而形成字线WL1-WL2和源极选择线SS12。该 蚀刻穿过栅极间介电层继续，从而形成介电层507-509 (图5Α-5Β)。所得结构示于图6D中。如图6Ε所示，该蚀刻穿过多晶硅栅电极601-603的暴露部分进一步继续，从而形 成浮动栅极TO1-FG9。在所描述的实施例中，字线WL1-WL2展示出大约0. 25微米的宽度W4， 并且源极选择线SS12展示出大约0. 4微米的宽度W5。在所描述的实施例中，字线WL1-WL2 和源极选择线SS12之间的间隔W6是大约0. 25微米。在移除第二多晶硅掩模之后，在所得结构之上形成η型源极/漏极光刻胶掩模 (未示出)，并且执行η型源极/漏极注入，从而创建如图6F所示的η型源极/漏极区 621-632 (以及导电掺杂多晶硅字线WL1-WL2和源极选择线SS12)。随后移除η型源极/漏 极掩模。在所得结构之上形成金属前介电层510，并且穿过该介电层形成接触开口。随后在 这些接触开口中形成触点C1-C6，如图6G所示。在所描述的实施例中，接触点C1-C6中的每 一个具有大约0. 25微米的宽度W7。触点C1-C6中的每一个与相邻字线WLl或WL2分开有 大约0. 25微米的距离W8。随后形成位线BL1-BL3，从而使得位线BLl连接触点Cl和C2 ；位 线BL2连接触点C3和C4 ；位线BL3连接触点C5和C6。在所描述的实施例中，每一 EEPROM 单元具有大约1. 07微米的长度、大约0. 65微米的宽度、以及大约0. 696平方微米的面积。 以上述方式，能有利地使用常规EEPROM工艺来制造EEPROM阵列300。现在将描述EEPROM阵列300的操作。在每行的基础上执行擦除操作。例如，为了 擦除存储器晶体管301-303的第一行，通过将字线WLl接地来使这些晶体管的控制栅极接 地。将编程电压VPP(例如，15伏特)施加到深η阱区502和ρ阱区503 (ρ衬底501接地)。 位线BL1-BL3保持浮动并且源极选择线SS12和SS34被绑定至编程电压VPP。在这些条件下， 隧道电流从P阱区503流向存储器晶体管301、302和303的浮动栅极(TOl、FG4和TO7)。 结果，电子从存储器晶体管301-303的浮动栅极中被移出，从而擦除这些存储器晶体管。EEPROM阵列300的其他行可通过将对应的字线接地同时被擦除。例如，将字线WL3 接地将使得存储器晶体管307-309的第三行与存储器晶体管301-303的第一行同时被擦 除。将编程电压Vpp施加到不要被擦除的存储器晶体管的控制栅极。例如，将编程电压 Vpp施加到字线WL2-WL4会将编程电压Vpp施加到存储器晶体管304-312的控制栅极，从而 阻止这些存储器晶体管被擦除。现在将描述编程操作。为了对存储器晶体管301进行编程，将编程电压Vpp施加 到对应的字线WL1，并且将对应的位线BLl接地。深η阱区502、ρ阱区503以及源极选择 线ssi2也接地。在这些条件下，隧道电流从存储器晶体管301的浮动栅极rei流向ρ阱区503。结果，电子被注入到存储器晶体管301的浮动栅极中，从而对该存储器晶体管进行编 程。将中间电压VINT(例如，3. . . 5伏)施加到位线BL2-BL3阻止了在对存储器晶体管 301进行编程的同时对存储器晶体管302和303进行编程。更具体地，中间电压VINT抑制 这些存储器晶体管302-303中的隧道电流。可通过将对应的位线接地在对存储器晶体管 301进行编程的同时对存储器晶体管302和/或存储器晶体管303进行编程。例如，可通过 将对应的位线BL3接地(结合上述对存储器晶体管301进行编程的条件)在对存储器晶体 管301进行编程的同时对存储器晶体管303进行编程。因此，可在单个行内以每位的方式 来执行编程。此外，将字线WL2-WL4接地阻止了存储器晶体管304、307和310与存储器晶体管 301同时被编程。更具体地，将字线WL2-WL4接地抑制了这些存储器晶体管304、307和310 中的隧道电流。可通过将编程电压Vpp施加到对应的字线在对存储器晶体管301进行编程 的同时对存储器晶体管304、307和/或310进行编程。例如，可通过将编程电压Vpp施加到 对应的字线WL3(结合上述对存储器晶体管301进行编程的条件)在对存储器晶体管301 进行编程的同时对存储器晶体管307进行编程。因此，可在单个列内以每位的方式来执行 编程。注意，位于所选行和所选列的交点的所有位将具有相同的编程状态。这对于以块模 式写入测试模式是有用的。有利的是，在擦除和编程操作期间，不将高编程电压Vpp施加到存储器晶体管 301-312的漏极结。此外，不横跨位线BL1-BL3和ρ阱区503或η阱区502施加高编程电压 VPP。此外，不横跨源极选择线SS12-SS34和P阱区503或η阱区504施加高编程电压VPP。 因此，源极存取晶体管321-326和存储器晶体管301-313可缩放至亚0. 35微米工艺。在每一行的基础上执行读取操作。例如，按以下方式读取存储器晶体管301-303 的第一行。将大约0. 5到1. 5伏(取决于读出放大器的设计)的第一读取电压Vki施加到位 线BL1-BL3中的每一个，并且将Vdd电源电压(大约2. 5伏)施加到对应的字线WLl以及对 应的源极选择线SS12。未选中的字线WL2-WL4和对应的源极选择线SS34接地。ρ阱区503 接地并且深η阱区502保持在大约0. 5到1. 0伏的第二读取电压Vr2上。在这些条件下，大 量读取电流将流过第一行中的被擦除的存储器晶体管，而没有大量读取电流将流过第一行 中的已编程存储器晶体管或流过被取消选择的第二行的已擦除单元。耦合到位线BL1-BL3 的读出放大器标识流过存储器晶体管301-303的读取电流(因此以及由这些存储器晶体管 存储的各个位的逻辑状态)。注意，与存储器晶体管301相关联的读取电流将沿以下通路流 动深η阱502、N+区611-612、源极区622和漏极区621。以此方式，深η阱区502为阵列 300中的所有EEPROM单元提供了共同的源极区。图7是总结EEPROM阵列300的各种擦除、编程以及读取操作的表700。在上述操作条件下，源极存取晶体管321-326从不被偏置，从而使得隧道电 流将流进或流出与这些选择存取晶体管相关联的浮动栅极。例如，与源极存取晶体管 321-323 (见图5Β和6G)相关联的浮动栅极TO2JG5和TO8从不遭受编程或擦除情况。因 此，源极存取晶体管321-326作为常规(非存储器)晶体管来操作，即使这些晶体管中的每 一个具有非易失性存储器晶体管的基本结构。在上述实施例中，源极存取晶体管321-326 是以简化制造EEPROM阵列300所需要的工艺的方式来制造的。
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然而，在一替换实施例中，源极存取晶体管321-326可用不同方式来制造。例如， 在形成N+区611-614之后(见图6C)，可对多晶硅电极601-603进行图案化和蚀刻以移除 这些电极中最终成为浮动栅极TO2、FG5和re8的那些部分。处理随后以上文图6D-6G中 所述的方式继续。图8A和8B分别是沿着与图5A和5B相同的剖面线的所得源极存取晶体 管821-823的横截面图。本实施例的源极存取晶体管831-833将以略复杂的工艺为代价展 示更好的性能(因为消除了浮动栅极re2、re5和res)。在替换实施例中，可进一步修改工 艺使得源极存取晶体管831-833的栅极电介质仅包括栅极介电层506或仅包括ONO结构 508 (但非同时包括两者)。在又一实施例中，进一步修改工艺使得源极存取晶体管831-833 包括自定义栅极电介质。在又一实施例中，用短路到上覆源极选择线SS12的连续浮动栅极替换浮动栅极 FG2, FG5和TO8。现在将更详细地描述本实施例。图9是根据目前描述的本发明替换实施例的阵列900的前两行的布局俯视图。因 为图9的阵列900与图4的阵列相似，所以用相似的附图标记来标记图4和9中的相似元 件。因此，图9的阵列包括存储器晶体管301-306、字线WL1-WL2和源极选择线SS12，这些 已经结合图4在以上进行了描述。此外，图9的阵列包括替代图4的阵列的源极存取晶 体管321-323的源极存取晶体管921-923。源极存取晶体管921-923共享共同的浮动栅 极阳12(与源极存取晶体管321、322和323相反，其每一个分别具有分立的对应浮动栅极 FG2.FG5和TO8)。该共同的浮动栅极TO12通过金属触点ClO-Cll和金属迹线Ml被连接到 源极选择线SS12。图9的阵列的源极存取晶体管921-923不包括接触底层η阱区的N+指 形区(不像图4的阵列的源极存取晶体管321-323，其包括N+指形区域611-614)。图9的 阵列与图4的阵列之间的这些区别的意义将鉴于以下描述而显而易见。图IOA是沿着图9的剖面线A-A的EEPROM单元301和304以及源极存取晶体管 921的横截面图。图IOB是沿着图9的剖面线B-B的源极存取晶体管921-923的横截面图。如图IOA和IOB所示，EEPROM阵列900包括ρ型衬底501、深η阱区502、ρ阱区 503、浅沟槽隔离区505、隧道栅极介电层506、栅极间介电层507-509、金属前介电层510、η 型源极/漏极区621-624、浮动栅极FGl和FG3、字线(控制栅极)WL1-WL2、触点Cl和C2、 以及位线BL1-BL3，这些已经结合图5Α和5Β在以上进行了描述。此外，源极存取晶体管921-923包括位于隧道栅极介电层506之上的连续浮动栅 极rei2。栅极间介电层508位于连续浮动栅极rei2和上覆源极选择线SS 12之间。触点 ClO和Cll延伸穿过金属前介电层510 (以及在触点Cll的情况下的栅极间介电层508)以 分别与源极选择线SS12和浮动栅极rei2电接触。金属迹线Ml电连接触点ClO和C11，从 而使得浮动栅极rei2被电连接到源极选择线SS12。在所示实施例中，在阵列的边缘形成 触点ClO-Cll以及金属迹线Ml。在另一实施例中，可在阵列的对边提供另一接触结构，该 结构与由触点Cio-Cll以及金属迹线Ml形成的接触结构类似。将源极选择控制电压有利 地施加到金属迹线Ml使得这一控制电压被施加到浮动栅极rei2和源极选择线SS12。因 为浮动栅极rei2通过隧道栅极介电层506与底层P阱区503分开，所以为源极选择晶体管 921-923提供了改进的栅极电压耦合，从而提升这些源极选择晶体管的性能。鉴于以下描述将会变得显而易见的是，连续浮动栅极rei2的制造有效地阻止诸 如图5B中所示的N+指形区611-614等N+指形区的形成。
图11A-11E是根据本发明一实施例的在各个制造阶段期间存储器晶体管301-306 和源极存取晶体管921-923的俯视图。如图IlA所示，在衬底501的上表面上形成浅沟槽隔离(STI)区505，从而限定要 形成晶体管301-306和921-923的活性区1100。此时，深η阱区502已经形成。ρ阱区503 可在STI区505形成之前或之后形成。根据所描述的实施例，使用0. 25微米工艺来制造晶 体管301-306和921-923。在本实施例中，活性区1100展示出0. 25微米的尺寸W1。注意， 在其他实施例中可以使用其他工艺和其他尺寸来制造阵列300。还要注意，与阵列的附加行 相关联的活性区将与活性区1100连续。在限定了活性区1100之后，按照以上结合图6Α所描述的方式在ρ阱区503的暴 露表面上形成隧道栅极介电层506。在所得结构上形成第一多晶硅层。随后穿过第一多晶 硅掩模对该多晶硅层图案化以形成图案化的多晶硅结构1101。图案化的多晶硅结构1101 展示出大约0. 4微米的宽度W2、大约0. 25微米的间隔W3、以及大约0. 5微米的宽度W9。在所得结构上形成栅极间介电层(未示出)。在所描述的实施例中，栅极间介电层 是氧化物-氮化物-氧化物(ONO)层。随后在栅极间介电层上形成第二多晶硅层。随后在 第二多晶硅层之上形成限定字线WLl和WL2以及源极选择线SS12的第二多晶硅掩模。随 后穿过第二多晶硅掩模对第二多晶硅层蚀刻，从而形成字线WL1-WL2和源极选择线SS12。 该蚀刻穿过栅极间介电层继续，从而形成栅极间介电层507-509 (图10Α-10Β)。所得结构示 于图IlB中。如图IlC所示，该蚀刻穿过图案化的多晶硅结构1101的暴露部分进一步继续，从 而形成浮动栅极rei、re3-FG4、re6-FG7、re9*rei2。随后移除第二多晶硅掩模。在所描 述的实施例中，字线WL1-WL2展示出大约0. 25微米的宽度W4，并且源极选择线SS12展示出 大约0. 4微米的宽度W5。在所描述的实施例中，字线WL1-WL2和源极选择线SS12之间的间 隔W6是大约0. 25微米。在移除第二多晶硅掩模之后，在所得结构之上形成η型源极/漏极光刻胶掩模 (未示出)，并且执行η型源极/漏极注入，从而创建如图IlD所示的η型源极/漏极区 621-632 (并且导电掺杂多晶硅字线WL1-WL2和源极选择线SS12)。随后移除η型源极/漏 极掩模。随后在所得结构之上形成第三多晶硅掩模。第三多晶硅掩模暴露要形成触点Cll 的位置。即，第三多晶硅掩模暴露源极选择线SS12中必需要被移除以便暴露底层浮动栅电 极reii的那一部分。穿过第三多晶硅掩模执行蚀刻，从而移除源极选择线SS12的暴露部 分。该蚀刻的结果示于图IlE中。随后移除第三多晶硅掩模。在所得结构之上形成金属前介电层510，并且通过该介电层形成接触开口。随后 在这些接触开口中形成触点C1-C6和C10-C11，如图IlE所示。在所描述的实施例中，触点 C1-C6和ClO-Cll中的每一个具有大约0. 25微米的宽度W7。触点C1-C6中的每一个与相邻 字线WLl或WL2分开有大约0. 25微米的距离W8。随后形成位线BL1-BL3和金属迹线M1， 从而使得位线BLl连接触点Cl和C2 ；位线BL2连接触点C3和C4 ；位线BL3连接触点C5和 C6 ；并且金属迹线Ml连接触点ClO和C11。在所描述的实施例中，每一 EEPROM单元具有大 约1. 07微米的长度、大约0. 65微米的宽度、以及大约0. 696平方微米的面积。注意，上述 尺寸数字提供了适用于通用0. 18微米工艺的一个示例。本领域技术人员将能够为与其他工艺一起使用而修改这些尺寸数字。因为源极选择晶体管921-923不包括提供到底层深η阱区502的连接的N+指形 区，所以必须提供其他电路使得在读取操作期间将读取电流供应到EEPROM晶体管301-306 的行。根据一实施例，至少一个附加列被添加到阵列中，其中每一附加列被配置为以下面所 描述的方式作为源电源电路来操作。图12是根据一实施例的EEPROM阵列1200的电路图，包括被配置为作为源电源电 路来操作的一附加列1201。由对应的位线BLn标识的这一附加列1201可被称为源极存取列 1201。EEPROM阵列1200包括阵列900，该阵列已结合图9、10Α-10Β禾口 1IA-IIE在以上进行 了描述。阵列900在阵列1200中复制，从而提供浮动栅极非易失性存储器晶体管307-312、 源极存取晶体管924-926、字线WL3-WL4、以及源极选择线SS34。阵列1200的源极存取列1201包括位线BLru非易失性存储器晶体管901-902和 911-912、以及源极存取晶体管903和913。源极存取列1201基本上与其他三列相同，其区 别如下所述。注意，源极存取晶体管903与源极选择晶体管921-923共享相同的源极选择 电极SS12和相同的连续浮动栅电极rei2。类似地，源极存取晶体管913与源极选择晶体管 924-926共享相同的源极选择电极SS34和相同的连续浮动栅电极。源极存取晶体管921-926分别包括晶体管结构331-336、以及晶体管结构 341-346，这些已经结合阵列300 (图3源极存取晶体管321-326)在以上进行了描述。此外， 源极存取晶体管921-926分别包括晶体管结构951-956。类似地，在附加列中，源极存取晶 体管903和913分别包括晶体管结构904和914、晶体管结构905和915、以及晶体管结构 906和916。晶体管结构951-953和906耦合源极存取晶体管921-923和903。类似地，晶 体管结构954-956和916耦合源极存取晶体管924-926和913。根据本实施例，非易失性存储器晶体管901-902和911-912总处于导电状态。例 如，这可以通过将这些晶体管的源极/漏极扩散区短路，或通过对这些晶体管编程使其一 直具有导电状态来实现。图13是根据本发明一实施例的总结图12的EEPROM阵列的擦除、编程和读取操作 的表1300。擦除和编程操作以与上面结合图7描述的相同的方式执行。在对所选行的读存取期间，将Vdd电源电压施加到与所选行相关联的字线和源极 选择线。例如，对于第一行的读存取，将Vdd电源电压施加到字线WLl和源极选择线SS12。 在每一读存取期间，将第一读取电压VRl施加到位线BL1-BL3，并且将第二读取电压VR2施 加到位线BLn。因为源极存取列1201的非易失性存储器晶体管901-902和911-912总是导电，因 此施加到位线BLn的第二读取电压VR2也同样施加到源极存取晶体管903的晶体管结构 904-905以及源极存取晶体管913的晶体管结构914-915。施加到源极选择线SS12的VDD 电源电压使得晶体管结构904-906、331-333、341-343和951-953导通，从而使得第二读取 电压VR2被施加到非易失性存储器晶体管301-306的源极。施加到字线WLl的VDD电源电 压使得在位线BL1-BL3上所得的电流表示非易失性存储器晶体管301-303的已编程/已 擦除状态。注意，即使将第二读取电压VR2施加到非易失性存储器晶体管304-306的源极， 这些晶体管也通过施加到字线WL2的0伏信号而断开。此外，注意，即使将第二读取电压 VR2施加到源极存取晶体管913的晶体管结构914-915，这些结构也通过施加到源极选择线SS34的0伏信号而断开。尽管图12所示的实施例示出源极存取列1201将读取电流提供给三个非易失性存 储器晶体管301-303，但应该理解，在其他实施例中，该源极存取列能够将读取电流提供给 其他数量的存储器晶体管。例如，源极存取列1201可被配置成向八个存储器晶体管(八 列)提供读取电流。根据另一实施例，在阵列的相对端(即，在与源极存取列1201相对的 一端)提供第二源极存取列。图14是示出位于阵列1400的相对端(即，在与源极存取列1201相对的一端)的 第二存取列1202的电路图。用相似的附图标记来标记源极存取列1201和1202中的相似 元件。从阵列1400的两端供应读取电流有利地增加了阵列1400中允许的列数量。在一实 施例中，在源极存取列1201和1202之间有十六列。尽管结合特定实施例来描述本发明，但是应该理解，这些实施例的变型对于本领 域普通技术人员而言是显而易见的。因此，本发明只由所附权利要求书来限制。
权利要求
一种非易失性存储器阵列，包括一个或多个电可擦除及可编程存储器(EEPROM)单元对，每一单元对被配置成存储两个数据位，并且包括具有由栅极间介电层与控制栅极结构分开的浮动栅极结构的第一非易失性存储器晶体管；具有由栅极间介电层与控制栅极结构分开的浮动栅极结构的第二非易失性存储器晶体管；以及具有与控制栅极结构电连接的浮动栅极结构的源极存取晶体管，所述源极存取晶体管位于第一阱区中并且耦合到所述第一非易失性存储器晶体管的源极和所述第二非易失性存储器晶体管的源极，其中第一阱区位于第二阱区中。
2.如权利要求1所述的非易失性存储器阵列，其特征在于，还包括将所述第一非易失 性存储器晶体管的浮动栅极结构、所述第二非易失性存储器晶体管和所述源极存取晶体管 与所述第一阱区分开的隧道栅极介电层。
3.如权利要求1所述的非易失性存储器阵列，其特征在于，还包括耦合到所述第一非 易失性存储器晶体管的漏极和所述第二非易失性存储器晶体管的漏极的位线。
4.如权利要求1所述的非易失性存储器阵列，其特征在于，还包括耦合到所述第一非易失性存储器晶体管的控制栅极结构的第一字线；以及耦合到所述第二非易失性存储器晶体管的控制栅极结构的第二字线；以及耦合到所述源极存取晶体管的控制栅极结构的源极选择线。
5.如权利要求4所述的非易失性存储器阵列，其特征在于，所述第一字线、所述第二字 线和所述源极选择线沿第一轴平行地延伸。
6.如权利要求1所述的非易失性存储器阵列，其特征在于，每个EEPROM单元对中仅有 的晶体管是所述第一非易失性存储器晶体管、所述第二非易失性存储器晶体管和所述源极 存取晶体管。
7.如权利要求1所述的非易失性存储器阵列，其特征在于，所述一个或多个电可擦除 及可编程存储器(EEPROM)单元对被安排成多个行和列，其中配置所述列的第一列使得在 所述列的第一列中的每一 EEPROM单元对的第一非易失性存储器晶体管和第二非易失性存 储器晶体管永远处于导电状态。
全文摘要
一种非易失性存储器包括一个或多个EEPROM单元对。每一EEPROM单元对包括三个晶体管并存储两个数据位，从而实际上提供1.5晶体管EEPROM单元。EEPROM单元对包括第一非易失性存储器晶体管、第二非易失性存储器晶体管和源极存取晶体管。源极存取晶体管包括与第一非易失性存储器晶体管的源极区连续的第一源极区、与第二非易失性存储器晶体管的源极区连续的第二源极区、以及与位于与EEPROM单元对相同的行中的其他非易失性存储器晶体管的源极区连续的第三源极区。
文档编号H01L29/00GK101978501SQ200980109882
公开日2011年2月16日 申请日期2009年2月24日 优先权日2008年3月18日
发明者A·P·考斯敏, G·萨玛兰多, S·S·吉奥格舒 申请人:半导体元件工业有限公司