采用形成于底导体上的选择性制造的碳纳米管可逆电阻转变元件的存储器单元及其制造方法

专利名称：采用形成于底导体上的选择性制造的碳纳米管可逆电阻转变元件的存储器单元及其制造方法
采用形成于底导体上的选择性制造的碳纳米管可逆电阻转 变元件的存储器单元及其制造方法相关申请的引用该申请要求2008年4月11日提交的名称为“Memory Cell That EmploysA Selectively Fabricated Carbon Nano—tube Reversible Resistance-SwitchingElement Formed Over A Bottom Conductor And Methods of Forming the Same，，的美国临时专利申 请第61/044，414号的权益和2009年3月25日提交的名称为“Memory Cell That Employs A Selectively Fabricated Carbon Nano-TubeReversible Resistance-Switching Element Formed Over A Bottom ConductorAnd Methods Of Forming The Same，，的美国专利申请 第12/410，789号的优先权。上述两个专利申请均在此为了所有的目的通过引用的方式整 体合并于此。本申请涉及下列专利申请，下列申请中的每一个均通过引用的方式整体合并 于此(1)2009 年 3 月 25 日提交的，名为"Memory Cell That EmploysA Selectively Fabricated Carbon Nano-Tube Reversible Resistance-SwitchingElement Formed Over A Bottom Conductor And Methods Of Forming TheSame” 的美国专利申请第 12/410，789 号；(2)2007 年 12 月 31 日提交的，名为 “Memory Cell That Employs A Selectively Fabricated Carbon Nano-TubeReversible Resistance-Switching Element Formed On A Bottom Conductor AndMethods Of Forming The Same”的美国专利申请第 11/968，156 号；2007年 12 月 31 日提交的，名为"Memory Cell With Planarized Carbon NanotubeLayer And Methods Of Foming The Same” 的美国专利申请第 11/968，159 号；(4)2007 年 12 月 31 日提交的，名为“Memory Cell That Employs A SelectivelyFabricated Carbon Nano-Tube Reversible Resistance-Switching Element AndMethods Of Forming The Same"的美国专利申请第11/968，1 号；和(5) 2008年4月11日提交的，名为 "Memory Cell That Employs A Selectively FabricatedCarbon Nano-Tube Reversible Resistance-Switching Element And Methods OfForming The Same” 的美国专禾丨J申请第 61/044，406 号。
背景技术：
由可逆电阻转变元件形成的非易失性存储器是众所周知的。例如，2007年12月31 日提交的名为“Memory Cell that Employs A Selectively FabricatedCarbon Nano-Tube Reversible Resistance Switching Element And Methods Offorming The Same，，(“' 154 号申请”)的美国专利申请第11/968,1 号，其在此为了所有的目的通过引用整体合并于 此，其描述了一种可重复写入非易失性存储器单元，该存储器单元包括和碳基可逆电阻率 转变材料(诸如碳)串联的二极管。然而，利用可重复写入的电阻率转变材料制作存储器件是困难的。希望有利用电 阻率转变材料制造存储器件的改进方法。

发明内容
在本发明的第一方面，提供了一种制作存储器单元的方法，该方法包括(1)在衬 底上制造第一导体；( 在第一导体上选择性地制造碳纳米管(“CNT”)材料，通过(a)在 第一导体上制造CNT籽晶层，其中CNT籽晶层包括硅锗(“Si/Ge”)； (b)平坦化所述沉积 CNT籽晶层的表面；且(c)在CNT籽晶层上选择性地制造CNT材料；(3)在CNT材料上制造 二极管；且(4)在二极管上制造第二导体。在本发明的第二方面，提供了一种制作存储器单元的方法，该方法包括(1)在衬 底上制造第一导体；( 在第一导体上通过在第一导体上选择性制造碳纳米管(“CNT”)材 料来制造可逆电阻转变元件，通过(a)在第一导体上制造CNT籽晶层，其中CNT籽晶层包 括硅锗；(b)平坦化所述沉积CNT籽晶层的表面；且(c)在CNT籽晶层上选择性地制造CNT 材料；(3)在可逆电阻转变元件上制造垂直多晶二极管；且(4)在垂直多晶二极管上制造第 二导体。在本发明的第三方面，提供了一种存储器单元，其包括(1)第一导体；( 被图案 化和刻蚀的CNT籽晶层，包括硅锗；(3)可逆电阻转变元件，包括在CNT籽晶层上选择性制 造的CNT材料；(4)在可逆电阻转变元件上形成的二极管；和( 在二极管上形成的第二导 体。在本发明的第四方面，提供了多个非易失性存储器单元，所述存储器单元包括(1) 多个在第一方向延伸且大致平行、大致共面的第一导体；( 多个二极管；C3)多个可逆电 阻转变元件，每一个可逆电阻转变元件包括(a)包括在第一导体的其中一个上制造的硅 锗的被图案化和刻蚀的CNT籽晶层；和(b)在CNT籽晶层上选择性地制造的CNT材料层；和 (4)多个在和第一方向不同的第二方向延伸且大致平行、大致共面的第二导体，其中，在每 个存储器单元中，其中二极管的其中之一在可逆电阻转变元件的其中一个上形成，且被设 置在第一导体的其中一个和第二导体的其中一个之间。在本发明的第五方面，提供一种单片三维存储阵列，其包括(1)在衬底上形成的 第一存储器级，该第一存储器级包括多个存储器单元，其中第一存储器级的每一个存储器 单元包括(a)第一导体；(b)可逆电阻转变元件，包括在第一导体上的被图案化和刻蚀的 碳纳米管(“CNT”)籽晶层以及在CNT籽晶层上选择性制造的CNT材料层，该籽晶层包括硅 锗；(c)在可逆电阻转变元件上形成的二极管；(d)和在二极管上形成的第二导体；(2)和 在第一存储器级上单片地形成的至少一个第二存储器级。根据本发明的这些以及其他实施 例提供很多的其他方面。本发明的其他特征和方面通过下文的具体描述、所附的权利要求以及附图得以更 清楚地体现。


本发明的特征通过下文的详细描述和下列附图的结合可以被更清楚地理解，附图 中同样的参考标号标示相同的元件，且其中图1是根据本发明提供的示例性存储器单元的示意图；图2A是根据本发明提供的存储器单元的第一实施例的简化透视图；图2B是由多个图2A的存储器单元形成的第一存储器级的一部分的简化透视图2C是根据本发明提供的第一示例性三维存储器阵列的一部分的简化透视图；图2D是根据本发明提供的第二示例性三维存储器阵列的一部分的简化透视图；图3A是图2A中的存储器单元的第一示例性实施例的截面图；图;3B是图2A中的存储器单元的第二示例性实施例的截面图；图3C是图2A中的存储器单元的第三示例性实施例的截面图；图4A-G示出根据本发明制造第一示例性存储器级期间的衬底的一部分的截面 图；以及图5A-C示出根据本发明制造第二示例性存储器级期间的衬底的一部分的截面 图。
具体实施例方式一些碳纳米管(CNT)材料已被展现具备可逆电阻率转变性质，此性质可能适合在 非易失性存储器的应用。然而，沉积或是生长的CNT材料通常具有粗糙的表面形貌，其厚度 差异显著，比如很多的峰和谷。这些厚度差异使得CNT材料在不过度刻蚀其下的衬底时难 以刻蚀，增加了制造的成本和将其用于集成电路的复杂性。根据本发明，难以被刻蚀的CNT可逆电阻率转变材料可以用于存储器单元内而不 被刻蚀。例如，在至少一个实施例中，提供了一种包括CNT可逆电阻率转变材料的存储器 单元，该材料通过(1)在衬底上方制造第一导体；( 在该第一导体上方沉积CNT籽晶层 (seeding layer) ； (3)选择性地在该CNT籽晶层上制造CNT材料；(4)在该CNT材料上方制 造二极管；和( 在该二极管上方制造第二导体。CNT籽晶层可以为促进CNT形成的层，例 如(1)单层粗糙化金属氮化物，诸如表面粗糙化的氮化钛和氮化钽，( 由用金属催化剂涂 布的光滑或表面粗糙化的金属氮化物形成的多层结构，(3)单层金属催化剂，诸如镍、钴、铁 之类，或者⑷非金属Si/Ge籽晶层。CNT籽晶层上选择性形成CNT材料可以消除或最小化 刻蚀CNT材料的需求。此处使用的，硅-锗(或“Si/Ge”)指的是沉积或其他方式形成的包括硅(“Si”) 与锗(“Ge”)的任何比例的材料或任意顺序的包括富硅和富锗层的薄膜分层叠层或纳米颗 粒岛。示例性CNT籽晶层包括氮化钛、氮化钽、镍、钴、铁或类似的材料，或者非金属Si/ Ge籽晶层。在某些实施例中，氮化钛或氮化钽层可以被表面粗糙化以用作CNT籽晶层。这 样的表面粗糙化的氮化钛或氮化钽本身就可以用作CNT籽晶层。在其他的实施例中，表面 粗糙化的氮化钛或氮化钽可以被涂有额外的导电层以促进CNT材料形成。该导电层可被图 案化，且能和氮化钛或氮化钽层一起被刻蚀，或在氮化钛或氮化钽层被图案化和刻蚀之后 被选择性地沉积在氮化钛或氮化钽层上。示范性导电层包括镍、钴、铁等。此处使用的CNT材料指的是包括一个或多个单壁和/或多壁CNT的材料。在某些 实施例中，该CNT材料的每一根管可以垂直排列。垂直排列的CNT实现了垂直电流流通而 几乎没有或完全没有横向导通。在某些实施例中，CNT材料中的每一根管可以大致垂直排列 的方式制造，以减少或阻止相邻存储器单元间的横向或桥接导通通路的形成。该垂直排列 减少和/或阻止了存储器单元的状态不受相邻存储器单元的状态和/或编程的影响或“干 扰”。应该注意独立管隔离可能也可能不沿该CNT材料的全部整体厚度方向上延伸。举例
8来说，在最初生长阶段，一些或大部分独立管可以被垂直排列且被隔离。然而，随着独立管 垂直方向长度的增加，该独立管的一部分可能相互接触，甚至可能相互交缠或盘绕。在下文 中描述了形成CNT材料的示例性工艺。本发明的示例性存储器单元图1是根据本发明提供的示例性存储器单元100的示意图。存储器单元100包括 连接到二极管104且位于该二极管104之下的可逆电阻转变元件102。可逆电阻转变元件102包括具有可在两个或更多个的状态之间可逆地转变的电 阻率的材料(未单独示出)。例如，元件102的可逆电阻率转变率可以在制造时处于初始低 电阻率状态，而在施加第一电压和/或电流后，该材料就被转变成高电阻率状态。施加第二 电压和/或电流可以使该可逆电阻率转变材料变回到低电阻率状态。可替代地，可逆电阻 转变元件102可以在制造时处于初始高阻状态，而在施加适当的(多个)电压和/或(多 个)电流后就被可逆地转变成低阻状态。当用于存储器元件时，一种电阻状态可表示二进制的“0”，而另一种电阻状态可以 表示二进制的“1”，尽管可以使用多于两个的数据/电阻状态。许多可逆电阻率转变材料和 利用可逆电阻转变元件的存储器单元的操作被描述在例如2005年5月9日提交的标题为 “Rewriteable Memory Cell ComprisingA Diode And A Resistance-Switching Material，， 的美国专利申请第11/125，939号中，其为了所有的目的通过引用整体并入此案。在此发明的至少一个实施例中，可逆电阻转变元件102使用选择性沉积或生长的 CNT材料形成。如将在下面进一步描述的，利用选择性形成的CNT材料消除了刻蚀该CNT材 料的需求。可逆电阻转变元件102的制造因此得以简化。二极管104可包括通过选择性地限制可逆电阻转变元件102两端的电压和/或穿 过可逆电阻转变元件102的电流而表现为非欧姆导通的任意二极管。通过这种方式，存储 器单元100可用作二维或三维存储器阵列的一部分，数据可以写入存储器单元100和/或 从存储器单元100中读取而不影响阵列中其他存储器单元的状态。存储器单元100、可逆电阻转变元件102和二极管104的示例性实施例将参考附图 2A-5C在下文中进行描述。存储器单元的第一优选实施例图2A是根据本发明提供的存储器单元200的第一实施例的简化透视图。参考图 2A，存储器单元200包括在第一导体206和第二导体208之间与二极管204串联的可逆电 阻转变元件202 (如虚线所示)。在某些实施例中，阻挡层209可以设置在可逆电阻转变元 件202和二极管204之间，该阻挡层比如为氮化钛、氮化钽、氮化钨等。如下文中将要描述的，为了简化存储器单元200的制造，可逆电阻转变元件202是 选择性形成的。在至少一个实施例中，可逆电阻转变元件202包括在CNT籽晶层上形成的 至少一部分CNT材料，该籽晶层比如为氮化钛、氮化钽、镍、钴、铁等等。举例来说，氮化钛或 氮化钽CNT籽晶层210可被沉积在第一导体206上，被图案化及刻蚀(例如，和第一导体 206—起)。在某些实施例中，CNT籽晶层210可通过诸化学机械抛光(ChemicalMechanical Polishing) ( "CMP")的方式被表面粗糙化。在其他实施例中，表面粗糙化或者光滑的氮化 钛、氮化钽或类似的层被金属催化剂层覆膜以形成CNT籽晶层210，该金属催化剂层比如为 镍、钴、铁等。在此外的其他实施例中，CNT籽晶层210可仅为促进CNT形成的金属催化剂层，比如为镍、钴、铁等。在此外的其他实施例中，CNT籽晶层210可为促进CNT形成的非金 属Si/Ge层。在所有的情况中，都通过实施CNT制造工艺在CNT籽晶层210上选择性地生长和 /或沉积CNT材料212。至少一部分CNT材料212作为可逆电阻转变元件202。任何合适 的方法可以被用于形成CNT材料212，该方法包括化学气相沉积(“CVD”)，等离子体增强 CVD( “PECVD”)，激光蒸镀，电弧放电等。在图2的实施例中，在第一导体206之上生成了氮化钛或类似的CNT籽晶层210， 且暴露的CNT籽晶层210的上表面被CMP或另一类似工艺粗糙化。CNT籽晶层210随后用 第一导体206 —起被图案化且刻蚀。此后，CNT材料212在该CNT籽晶层210上选择性地 形成。CNT材料212的与二极管202垂直重叠和/或对齐排列的一部分可作为可逆电阻转 变元件202，该可逆电阻转变元件202位于存储器单元200的二极管204和第一导体206之 间。在某些实施例中，只有可逆电阻转变元件202的一部分，比如1个或多个CNT可转变和 /或为可转变的。可逆电阻转变元件202的其他细节将在下文中参考附图3A-C进行描述。二极管204可以包括任何合适的二极管，诸如垂直多晶p-n或p-i_n 二极管，其可 以是朝上的，即二极管的η区在ρ区的上方，也可以是朝下的，即二极管的ρ区在η区的上 方。二极管204的示例性实施例在下文中参考图3Α进行说明。第一导体206和/或第二导体208可以包括任何合适的导电材料(如钨)、任何合 适的金属、重掺杂的半导体材料、导电的硅化物、导电的硅-锗化物，导电的锗化物等。在图 2Α的实施例中，第一导体206和第二导体208是轨道形状的并沿着不同的方向延伸(例如， 大体上互相垂直)。其他的导体形状和/或结构也是可用的。在一些实施例中，阻挡层、粘 合层、抗反射涂层和/或类似物(未示出)可以与第一导体206和/第二导体208结合使 用来提高器件的性能和/或有利于器件的制造。图2Β是由多个图2Α中的存储器单元形成的第一存储器级214的一部分的简化透 视图。为了简化，CNT籽晶层210和CNT材料212仅在第一导体206之一上示出。存储器 214是一个“交叉点”阵列，该阵列包括多个位线(第二导体208)和字线(第一导体206)， 多个存储器单元被耦连到这些线上(如图所示)。其他的存储器阵列结构也是可用的，例如 也可有多个存储器层级。由于在每一个导体206上多个存储器单元206和CNT材料212耦 连，在一个或多个实施例中，CNT材料212的独立管优选地大致垂直排列以减少经由CNT材 料212实现的存储器单元间的横向导通或桥接。应该注意的是独立管隔离可能在该CNT材 料的整个厚度上延伸或可能不在该CNT材料的整个厚度上延伸。举例来说，在最初生长阶 段，一些或大部分独立管是垂直排列且被隔离的。然而，随着独立管垂直方向长度的增加， 该独立管的一部分可能和其他管的部分彼此接触，甚至可能相互交缠或盘绕。图2C是单片三维阵列216的一部分的简化透视图，该阵列包括位于第二存储器级 220下面的第一存储器级218。在图2C所示的实施例中，每个存储器218、220包括位于交 叉点阵列的多个存储器单元200。可以理解，在第一存储器级218和第二存储器级220之 间可以存在一个以上的另外的层(例如层间电介质)，但是为了简化，在图2C中没有示出。 其他存储器阵列结构也是可用的，也可有更多的存储器层级。在图2C所示的实施例中，根 据所有的二极管可以“指向”同一个方向，例如朝上或者朝下，这取决于P掺杂区域在二极 管的底部或顶部上，以此来简化二极管的制造。
在一些实施例中，存储器级可以如例如美国专利第6，95230号“HighDensity three-dimensional memory cell ”中记载的那样形成，该专利为了所有的目的通过引用全 文合并于此。例如，第一存储器的上导体可用作为第一存储器级上面的第二存储器级的下 导体，如图2D所示。在这样的实施例中，相邻存储器级的二级管优选指向相对方向，如2007 年 3 月 27 日提交的名为"Large Array of Upward Pointing P-I-N Diodes Having Large And UniformCurrent”(下文中被称为’ 151申请)中记载的那样，该申请为了所有的目的 通过引用全文合并于此。例如，第一存储器级218中的二极管如箭头Al所示朝上(例如， P区在二极管的底部)，同时第二存储器级220的二极管如箭头A2所示朝下(例如，η区在 二极管的底部)，反之亦然。单片三维存储器阵列就是这样的一种存储器阵列，其中多个存储器级形成在单 个衬底例如晶片上而没有介于其间的衬底。形成第一存储器级的层直接沉积或者生长在 一个或多个现有级的层上。相反，堆叠的存储器是通过在分离的衬底上形成多个存储器 级并将这些存储器级叠置粘合而构建成的，如Leedy的美国专利第5，915，167号，“Three dimensional structure memory”中记载的那样。衬底在接合之前被减薄或者从存储器级 上去除，但是因为存储器级最初形成于分离的衬底上，所以这样的存储器并不是真正的单 片三维存储器阵列。图3A是图2A中的存储器单元200的示例性实施例的截面图。参考图3A，存储器 单元200包括可逆电阻转变元件202，二极管204和第一导体206及第二导体208。可逆电 阻转变元件可为CNT材料212的一部分，该部分垂直地覆盖和/或交叠二极管204。在图3A的实施例中，可逆电阻转变元件202在形成于第一导体206上方的CNT籽 晶层210上经由选择性CNT生成工艺而形成。在一些实施例中，CNT籽晶层210可为(1) 单层粗糙化金属氮化物，诸如表面粗糙化的氮化钛和氮化钽，(2)由涂布有金属催化剂涂层 的光滑或表面粗糙化的金属氮化物形成的多层结构，(3)单层金属催化剂，诸如镍、钴、铁之 类，或者(4)非金属Si/Ge籽晶层。举例来说，CNT籽晶层210可为形成于第一导体206上， 且和该第一导体206 —起被图案化及刻蚀的硅/著层。使用非金属的硅/锗层的好处是硅 和锗与传统的半导体制造设备材料相匹配，而不像铁基金属CNT籽晶材料那样。在其他实施例中，CNT籽晶层210可在第一导体已经图案化和刻蚀之后再形成。举 例来说，CNT籽晶层210可以为包括镍、钴、铁等的金属催化剂层，该催化剂层选择性沉积于 已经被图案化和被刻蚀的第一导体206上。在任一种情况中，CNT材料仅选择性形成该CN 籽晶层210上。以这种方式，在第一导体206的图案化和刻蚀步骤中，最多只有CNT籽晶层 210被刻蚀。在CNT籽晶层包括氮化钛、氮化钽或类似材料的实施例中，可采用CMP或者 电介质回蚀步骤以在CNT籽晶层210(以及第一导体206)的图案化和刻蚀之前粗 糙化CNT籽晶层210的表面。粗糙化的氮化钛、氮化钽或类似物质表面可被用来作 为CNT制造的籽晶层。举例来说，粗糙化的氮化钛促进垂直排列的CNT的形成，这显 示在Smith等在2001年11月10-15号的第16届美国精密工程协会年会学报的论文 “Polishing TiN for NanotubeSynthesis", Proceedings of the 16th annual Meeting of the American Society forPrecision Engineering(下文中被禾尔为"Smith 论文，，) 中。亦可参见Rao等人发表在2000年6月19日，应用物理学报第76卷25期，3813页
11至 3815 页的论文“In Situ-Grown Carbon Nanotube Array with Excellent Field EmissionCharacteristics” (下文中被称为 “Rao 论文”)。作为示例，CNT籽晶层210可为约1000-5000埃的金属氮化物，例如氮化钛或氮化 钽，且其算术平均表面粗糙度Ra在约850-约4000埃之间，更优选的，在约4000埃左右。在 一些实施例中，约1-约200埃，更优选的，约20埃以下的金属催化剂层在CNT形成之前被 沉积在表面粗糙化的金属氮化物层上，该金属催化剂例如为镍、钴、铁等。在此外的一些实 施例中，CNT籽晶层210可包括约20-约500埃的未粗糙化或光滑的氮化钛、氮化钽、或类 似的金属氮化物，其表面涂附有约1-约200埃，更优选的约20埃以下的金属催化剂层，该 金属催化剂为镍、钴、铁等。在所有的实施例中，该镍、钴、铁或其他金属催化剂层可为连续 或不连续的膜。在此外的其他实施例中，CNT籽晶层314包括约1-约500埃，更优选的，约 5-约19埃的硅/锗材料。其他材料、厚度以及表面粗糙度也可被使用。在一些实施例中，该金属催化剂层可通过电弧等离子体枪(“APG”)方法形成，该 方法中电弧等离子体枪向一个金属靶上脉冲射出闪电束，用微小的金属颗粒(例如，尺寸 在约3nm左右)喷洒给衬底。APG方法可提供了非常可控的籽晶密度(例如，由于该衬底在 沉积过程中通常不被加热，且该微小金属颗粒具有很小的移动性)。其他材料、厚度及表面粗糙度也可被采用。在CNT籽晶层219形成后，CNT籽晶层 210和/或第一导体206可被图案化以及刻蚀。在界定了 CNT籽晶层210之后，CNT制造工艺被实施以选择性地在该CNT籽晶层 上生长和/或沉积CNT材料212。该CNT材料212的至少一部分用作可逆电阻元件202 (如 图3A中虚线所示)。可采用任何合适的方法以在CNT籽晶层210上形成CNT材料。举例来 说，可采用CVD、离子增强CVD、激光蒸镀，电弧放电或类似的方法。在一个示例性实施例中，CNT可在约675到700摄氏度的温度，在流速约为 IOOsccm的二甲苯、氩气、氢气和/或二茂铁中，通过约30分钟的CVD形成在TiN籽晶层上。 其他的温度、气体、流速和/或生长时间也可被采用。在另一个示例性实施例中，CNT可在约650摄氏度的温度，在压力约为5. 5Torr的 20 %乙醛和80 %氩气中，通过约20分钟的CVD形成在镍催化剂层上。其他的温度、气体、压 力、配比和/或生长时间也可被采用。在此外的另一个示例性实施例中，CNT可在约在600到900摄氏度的温度，在由 80 %的氩气、氢气和/或氨气稀释的20%甲烷、乙烯、乙炔或其他碳氢化合物中，使用约 100-200瓦特的射频功率，通过约8-30分钟的等离子体增强CVD形成在诸如镍、钴、铁等金 属催化剂层上。其他的温度、气体、配比、功率和/或生长时间也可被采用。在此外的另一个示例性实施例中，CNT可通过CVD或PECVD形成在硅/锗籽晶层 上。为了在被碳注入的硅/锗籽晶上生长CNT，可以采用CVD技术，其在约850摄氏度的温度 使用了被氢气稀释的甲烷的CVD，进行了约十分钟。其他碳前驱体也可被采用以形成CNT。 任何其他适当的CNT形成技术和/或工艺条件也可被采用。如前所述，CNT材料212只在CNT籽晶层上形成。在一些实施例中，CNT材料212的 厚度在约1纳米到约1微米之间(甚至可达到数十个微米)，且更优选的在约10-约20纳 米之间，尽管其他的CNT厚度也能被采用。CNT材料212的单独管的密度可例如为6. 6xl03 到IxIO6CNTs/平方微米，更优选的，为至少约6. 6xl04个CNT/平方微米，尽管其他的密度也可被采用。举例来说，假设二极管204的宽度为约45nm，在某些实施例中，优选的在二极管 204之下需有至少10个CNT，且更优选的，至少100个CNT (尽管更少的CNTs，比如1、2、3、 4、5等，或者更多的CNTs,比如多余100，也可被采用)。为了改善CNT材料212的可逆电阻率转变性，在某些实施例中，CNT材料212中优 选的50%，或者更优选的至少2/3的碳纳米管是半导体性的。多壁CNT通常为金属性的， 而单壁CNT可以是金属性的也可是半导体性的。在一个或多个实施例中，优选的，CNT材料 212主要包括半导体性的单壁CNT。在其他实施例中，CNT材料212中少于50%的CNT可为 半导体性的。垂直排列的CNTs允许了很少或没有横向导通的垂直电流流通。为了减少或阻止 在包括存储器单元200中的一个存储器级上制造的相邻存储器单元(未显示)之间的横向 或桥接导通路径，在一些实施例中，CNT材料212的单独管被制造为大致垂直排列。(例如， 由此减少和/或阻止存储器单元的状态受到相邻存储器单元的状态和/或编程的影响或 “打扰”)。应该注意独立管隔离可能该CNT材料的整体厚度方向延伸或可能不在该CNT材 料的整体厚度方向延伸。举例来说，在最初生长阶段，一些或大部分独立管是垂直排列(例 如未接触)。然而，随着独立管垂直方向长度的增加，该独立管的一部分可能和其他管的部 分彼此接触，甚至可能相互交缠或盘绕。在一些实施例中，通过故意在CNT材料212中制造缺陷来改善或调节CNT材料212 的可逆电阻转变性质。举例来说，在CNT材料212已经在CNT籽晶层210上形成之后，氩 气，氧气或其他物质可被注入CNT材料212以在CNT材料212中制造缺陷。另举一个例子， CNT材料可被暴露于氩或氧的等离子体中(偏置或化学的)以故意在CNT材料212中制造缺陷。在此发明的一些实施例中，在CNT材料212形成之后，沉积电介质材料之前会采 用一个退火步骤。具体而言，退火可在真空或一种或更多的形成气体的气氛中进行，其温 度范围在约350摄氏度到900摄氏度，时间为约30分钟到180分钟。退火优选的在80% N2 20% H2的混合形成气体中进行，温度为625摄氏度，且时间为约一小时。合适的形成气体可包括队，Ar，H2中的一种或多种，而优选的形成气体可包括约 75%的N2或Ar和25%以下的H2的气体混合物。可替代的，可以使用真空。合适的温度范 围可在约350摄氏度到约900摄氏度。合适的时间长度范围在约半个小时到约3个小时，其 中优选的时间长度范围可在约1小时到约1. 5小时。合适的压力范围可约在ImT到760T， 而优选的压力范围在约300mT到约600mT。在退火和优选的和搭配退火进行的电介质沉积之间优选的具有优选约2个小时 的等候时间。升温时间范围在约0. 2小时到约1. 2小时，且优选的为约0. 5小时到约0. 8小 时。相似地，降温时间范围也可在约0. 2小时到约1. 2小时间，且优选的在约0. 5和约0. 8 小时之间。尽管不想受任何具体理论的限制，CNT材料被认为随着时间的增加，可从空气中吸 收水分。类似的，认为湿气可以增加CNT材料中分层的可能性。在某些情况中，从CNT生长 到电介质沉积，可接受的是2小时的等候时间，在完全省略退火的情况下。采用这样的CNT形成后退火优选地考虑了存在于包括CNT材料的器件上的其他 层，这是因为这些其他层也会被退火。举例来说，退火工艺可以被省略或在前述优选的退火
13工艺参数会损坏其他层时，该退火工艺参数可被调整。退火参数可在能移除湿气且不损坏 被退火器件的层的范围内进行调节。举例来说，温度可以被调节，以保持在被形成的器件的 整体热预算内。类似地，根据特定器件选取任何合适的形成气体、温度和/或时间长度。总 体来说，这样的退火可适用于碳基层或含碳材料，例如包括CNT材料、石墨、石墨烯、非定形
碳等的层。如下文中参照图4A-F的描述，在CNT材料212/可逆电阻转变元件202的形成之 后，电介质材料被沉积在CNT材料212和第一导体206的顶部和周围。在一些实施例中，采 用CVD、高密度等离子体(HDP)沉积、电弧等离子体辅助沉积，旋涂沉积或类似工艺沉积电 介质材料。该电介质材料将CNT材料212和第一导体206与形成于包括存储器单元200的 存储器级上的其他存储器单元(未图示)的其他类似的CNT材料区和/或第一导体隔离开。 随后进行CMP或电介质回蚀步骤以平坦化电介质材料并将电介质材料从CNT材料212的顶 部移除。随后在CNT材料212/可逆电阻转变元件202上方形成二极管204。如前所述，二极管204可以是垂直的p-n或者p-i-η 二极管，方向可以朝上或者朝 下。在图2D所示的实施例中，相邻的存储器级共用导体，相邻的存储器级优选具有指向相 对方向的二极管，例如第一存储器级中的P-i-η 二极管朝下，相邻的第二存储器级的p-i-n 二极管朝上(反之亦然)。在一些实施例中，二极管204可以由多晶半导体材料形成，例如多晶硅、多晶 硅-锗合金、多晶锗或者任何其他合适的材料。举例来说，二极管204可以包括重掺杂的η+ 多晶硅区域302、η+多晶硅区域302上方的轻掺杂或者本征(非有意掺杂的)多晶硅区域 304和本征区域304上方的重掺杂的ρ+多晶硅区域306。在一些实施例中，在η+多晶硅区 域302上可形成薄的锗和/或硅-锗合金层(未示出)以阻挡和/或减少从η+多晶硅区域 302到本征区域304的掺杂剂迁移。使用这样的层例如描述在2005年12月9日提交的发 明名禾尔为"Deposited Semiconductor Structure To Minimize N-Type DopantDiffusion And Method of Making “(下文中被称为“，301申请”)中，该申请为了所有的目的通过引 用全文合并于此。在一些实施例中，可使用几百埃或者更少的硅-锗合金，其中锗的含量为 约10at%或者更多。可以理解，η+区和ρ+区的位置时可以互换的。在某些实施例中，阻挡层308如氮化钛、氮化钽、氮化钨等可形成在CNT材料212 和η+区302之间(例如用来阻挡和/或减少金属原子迁移到多晶硅区域中)。在二极管204和阻挡层308形成之后，二极管204和阻挡层308被刻蚀以形成一 个柱状结构(如图示)。电介质材料309被沉积在该柱状结构的顶部及周围，以将该柱状结 构和包括存储器单元200的存储器级上的其他存储器单元(未图示)的其他类似的柱状结 构隔离开。随后进行CMP或电介质回蚀步骤以平坦化电介质材料309并将电介质材料从二 极管204的顶部移除。当通过沉积硅(例如非晶硅或多晶硅)制造二极管204时，二极管204上可以形 成硅化物层310以使制造时的沉积硅处于低电阻率状态。这样的低电阻率允许存储器单元 200更容易被编程，因为不需要大的电压来将沉积硅转变到低电阻率状态。例如，硅化物形 成金属(Silicide-Forming Metal)层312如钛或钴可以被沉积在ρ+多晶硅区域306上。 在随后为了使得形成二极管204的沉积硅结晶而采用的退火步骤中(下面将详述)，硅化物 形成金属层312和二极管204的沉积硅相互作用形成硅化物层310，消耗掉所有的或者一部
14分的硅化物形成金属层312。如美国专禾0第 7, 176, 064 号 “Memory Cell Comprising a SemiconductorJunction Diode Crystallized Adjacent to a Silicide，，中记载的(该专 利通过引用全文合并于此)，硅化物形成材料(例如钛和钴)在退火过程中与沉积硅反应以 形成硅化物层。硅化钛和硅化钴的晶格间距大小与硅相近，很明显这样的硅化物层在沉积 硅结晶时可作为邻近的沉积硅的“结晶模板”或者“籽晶”(例如，硅化物层310在退火的过 程中增强硅二极管204的晶体结构)。由此提供低电阻率的硅。在硅-锗合金二极管和/ 或锗二极管中也可以得到类似的结果。在硅化物形成金属层312形成之后，形成第二导体208。在一些实施例中，在沉积 导电层315之前，在硅化物形成金属层312上形成一个或更多的阻挡层和/或粘结层314。 导电层315、阻挡层314和硅化物形成金属层312可一起被图案化和/或刻蚀以形成第二导 体 208。在第二导体208形成之后，可对存储器单元200退火以使二极管204的沉积半导 体材料结晶(和/或形成硅化物层310)。在至少一个实施例中，退火可在氮气中在约600 摄氏度到800摄氏度(更优选的约650摄氏度和750摄氏度之间)的温度，进行约10秒到 约2分钟。也可以采用其他的退火时间、温度和/或气氛。如前所述，硅化物层310在其下 的形成二极管204的沉积半导体材料退火时可作为“结晶模板”“或者“籽晶”。由此提供低 电阻率二极管材料。在一些实施例中，CNT籽晶层210可包括一个或更多的附加层。举例来说，图是 图2A的存储器单元200的第二示范性实施例的横截面图，其中CNT籽晶层210包括附加的 金属催化剂层316。在CNT籽晶层210被图案化、刻蚀及与电介质材料电隔离(如前所述) 之后，金属催化剂层316可被选择性沉积在CNT籽晶层210上。举例来说，在一些实施例中， 镍、钴、铁等金属催化剂层316通过无电沉积，电镀或类似工艺选择性形成于表面粗糙化的 氮化钛或氮化钽CNT籽晶层210上。CNT材料212随后可在由金属催化剂覆膜的CNT籽晶 层210上形成。在一些实施例中，使用金属催化剂层316能使CNT形成时不需要催化剂前 驱体。示例性金属催化剂层厚度范围在1到200埃，但也可以为其他厚度。镍、钴、铁等金 属催化剂层316通过无电沉积，电镀或类似工艺选择性形成于未表面粗糙化或表面光滑的 氮化钛或氮化钽或其他类似层上在另一个实施例中，只采用金属氧化剂层316作为CNT的籽晶。举例来说，图3C 是图2中存储器单元200的第三示范性实施例的横截面图。图3C中的存储器单元200和 图3B中的存储器单元200类似，但不包括被表面粗糙化的CNT籽晶层210。在所示的实施 例中，在第一导体206的图案化和刻蚀之前，没有CNT籽晶层被沉积在第一导体206上。在 第一导体被图案和刻蚀之后，诸如镍、钴、铁等的金属催化剂层316可被选择性沉积在第一 导体206上，且在金属催化剂层316上可形成CNT材料212。存储器单元的示例性制造工艺附图4A-F示出根据本发明制造第一存储器级过程中衬底400的一部分的截面图。 如下文将要说明的，第一存储器级包括多个存储器单元，每个存储器单元包括通过在衬底 上方选择性制造CNT材料形成的可逆电阻转变元件。可以在第一存储器级上方制造另外的 存储器级(如之前结合附图2C-2D该)。
参考图4A，所示的衬底400已经经历了若干工艺步骤。衬底400可以是任何合适的 衬底，如硅、锗、硅-锗，非掺杂的、掺杂的，体硅、绝缘体上的硅(SOI)，或者带有或不带有额 外电路的衬底。例如，衬底400可以包括一个或更多个的η-阱或者P-阱区域(未示出)。在衬底400上方形成隔离层402。在一些实施例中，隔离层402可以是一层氧化 硅、氮化硅、氮氧化硅或者任何其他合适的绝缘层。形成隔离层402后，在隔离层402上方形成粘合层404(例如，通过物理气相沉积 或者其他方法)。例如，粘合层404可以是厚度约为20埃至约500埃且优选为约100埃的 氮化钛，或者其他合适的粘合层如氮化钽、氮化钨、一个或更多个粘合层的结合等。可以采 用其他的粘合层材料和/或厚度。在一些实施例中，粘合层404是可选的。形成粘合层404后，在粘合层404上方沉积导电层406。导电层406可以包括通过 任何合适的方法沉积(例如化学气相沉积、物理气相沉积等)的任何合适的导电材料，如钨 或者其他合适的金属、重掺杂的半导体材料、导电的硅化物、导电的硅-锗化物、导电的锗 化物等。在至少一个实施例中，导电层406可包括约200埃至约2500埃的钨。也可以采用 其他的导电材料和/厚度。形成导电层406后，在导电层406上方形成CNT籽晶层407。在一些实施例中，CNT 籽晶层407可为约为1000至5000埃的氮化钛或氮化钽，也可以采用其他的材料和/或厚 度。在这样的一个实施例中，CNT籽晶层407的表面可被粗糙化以允许CNT直接在籽晶层 上形成。例如，CNT籽晶层407可被粗糙化或通过CMT或回蚀工艺形成纹理。在一个或更 多个实施例中，CNT籽晶层407可被粗糙化以具有至少约850埃到4000埃(优选的为至少 4000埃)的算术平均表面粗糙度Ra。也可采用其他的表面粗糙度。在可替代的实施例中，CNT籽晶层407可为约1至约500埃的硅/锗，但也可以采 用其他厚度。硅/锗层克在导电层406上通过CVD、PECVD、或者其他类似的工艺形成。可 替换地，在导电层406上方形成硅籽晶层，且锗纳米岛可在硅籽晶层上通过CVD选择性地生 长。选择性锗沉积可使用低压CVD技术采用压力为约IOOmT的GeH4中在约500摄氏度的 温度来进行。在任意一种方法中，均可采用剂量为3X1016cm_2，且能量为约30KeV的碳注入。 在注入之后，用约30% H2O2溶液对表面进行处理，以使生长的GeO或SiO为约5埃到约19 埃。在CNT籽晶层407形成和/或CNT籽晶层粗糙化之后，如图4B所示，粘合层404、 导电层406和CNT籽晶层407被图案化和刻蚀。例如，粘合层404、导电层406和CNT籽晶 层407使用传统的光刻技术被图案化及刻蚀，采用软掩模或是硬掩模，湿法蚀刻或是干法 蚀刻。在至少一个实施例中，粘合层404、导电层406和CNT籽晶层407被图案化和蚀刻为 大致平行，基本共面的第一半导体408 (如图4B所示)。第一半导体的示例性宽度和/或第 一半导体408之间的间隔范围在约200至约2500埃，但也可以采用其他的导体宽度和/或 间隔。图4C示出了一个在金属性CNT籽晶层407上形成CNT材料409的示例性工艺。 如果CNT籽晶层为氮化钛，氮化钽或类似的材料，CNT籽晶层407的表面可被粗糙化以允许 CNT直接在氮化钛、氮化钽或类似的CNT籽晶层上形成。参看，例如，Smith和Rao论文，前 文已有引用。在一些实施例中，额外的金属催化剂层(未示出)，例如镍、钴、铁等可在CNT材料409形成之前选择性沉积于CNT籽晶层407上方，以在CNT形成期间提供金属催化剂的作 用(如前文参照图3B的描述)。在其他的实施例中，可使用金属催化剂层，而没有位于其下 方、表面粗糙化的籽晶层(如前文参图3C的描述)。在任意一种情况中，都通过一种CNT制造工艺在每一个导体408上选择生长和/ 或沉积CNT材料409。对每一个存储器单元来说，在存储器单元的各第一导体408上形成的 至少一部分CNT材料409，作为存储器单元的可逆电阻转变元件202。可采用任何合适的方 法以在每一个导体408上形成CNT材料409。例如，可采用CVD、等离子体增强CVD、激光蒸 镀、电弧放电或其他类似的方法。在一个示例性实施例中，CNT可在约675到700摄氏度的温度，在流速约为 IOOsccm的二甲苯、氩气、氢气和/或二茂铁中，通过约30分钟的CVD形成在TiN籽晶层上。 其他的温度、气体、流速和/或生长时间也可被采用。在另一个示例性实施例中，CNT可在约650摄氏度的温度，在压力约为5. 5Torr的 20 %乙醛和80 %氩气中，通过约20分钟的CVD形成在镍催化剂层上。其他的温度、气体、压 力、配比和/或生长时间也可被采用。在此外的另一个示例性实施例中，CNT可在约在600到900摄氏度的温度，在由 80%的氩气、氢气和/或氨气稀释的20%甲烷、乙烯、乙炔或其他碳氢化合物中，使用约 100-200瓦特的射频功率，通过约8-30分钟等离子体增强CVD形成在诸如镍、钴、铁等金属 催化剂层上。其他的温度、气体、配比、功率和/或生长时间也可被采用。图4D图示说明了一个在硅/锗CNT籽晶层407上形成CNT材料409的替代性的示 例工艺。具体而言，在硅/锗CNT籽晶层407和第一导体408被图案化和蚀刻之后，可沉积 电介质410以在这两个结构之间进行填充。在一些实施例中，可通过CVD、HDP沉积、电弧辅 助沉积、旋涂沉积和类似的方法沉积电介质层410。举例来说，在衬底400上沉积1个微米 或更多的氧化硅并至使用化学机械抛光或回蚀工艺对其平坦化以形成平面表面411。如图 示，平面表面411包括被电介质材料410隔离开的，暴露的硅/锗CNT籽晶层的离散区域。 也可采用其他的电介质材料，诸如氮化硅、氮氧化硅、低K电介质等，和/或其他的电介质层 的厚度。示例性的低K电介质包括碳掺杂氧化物、碳硅层等。在平坦化之后，形成约100埃至400埃厚度(更常见地为1埃到约500埃)的硅 /锗层，其构成为约60%至约80%的硅，更常见地为约40%至约95%的硅，和约20%至约 40%的锗，更常见地为约5%至约60%的锗。在至少一个实施例中，硅/锗籽晶层407的厚 度可为约50纳米，且其成分为约70%的Si和约30%的锗。可替换地，可采用硅籽晶层且 锗纳米岛可选择性生长于硅上。锗选择性沉积的一些工艺条件包括在约IOOmT的GeH4中的 LPCVD技术，其温度为约500摄氏度。在任一种籽晶方法中，都可采用剂量为约3X1016cm_2， 且能量为约30KeV的碳注入。在注入之后，用约30%的H2O2溶液对表面进行处理，以使GeO 或SiO生长为约5埃到约19埃。也可采用任何合适的硅/锗形成工艺和/或工艺条件。如前所述，CNT材料409只在形成于每个导体408的CNT籽晶层407上形成。在一 些实施例中，CNT材料409的厚度可在约1纳米到约1微米(甚至可达到数十个微米)，且 更优选的约10-约20纳米，尽管其他的CNT厚度也能被采用。CNT材料409的单独管的密 度可例如为约6. 6xl03到约IxlO6个CNT/平方微米，优选的，为至少约6. 6xl04个CNT/平方 微米，尽管其他的密度也可被采用。举例来说，假设第一导体408的宽度为约45nm，在某些实施例中，优选的在每个第一导体408上方形成的CNT材料409中具有至少10个CNT，且更 优选的，至少100个CNTs (尽管也可采用更少的CNT，比如1、2、3、4、5等，或者更多的CNT， 比如多余100)。在CNT材料409在每一个第一导体408的上方形成之后，在衬底400上方沉积电 介质层410(图4E)以填充CNT材料区域和第一导体408之间的空隙。在一些实施例中，可 通过CVD、HDP沉积、电弧辅助沉积、旋涂沉积和类似的方法沉积电介质层410。也可采用其 他的电介质材料，诸如氮化硅、氮氧化硅、低K电介质等，和/或其他的电介质层的厚度。示 例性的低K电介质包括碳掺杂氧化物、碳硅层等。如果CNT在空气中暴露较长时间，则可能 需要采用脱水退火以改善电介质的附着力。举例来说，在衬底400上沉积约1个微米或更 多的二氧化硅并使用化学机械抛光或回蚀工艺对其平坦化以形成平面表面412。如图示，平 面表面412包括被电介质材料410隔离开的，暴露的硅/锗CNT籽晶层的离散区域。参照图4F，在CNT材料区域的上表面的平坦化和暴露之后，形成了每个存储器单 元的二极管结构。在一些实施例中，在二极管形成之间，在CNT材料区域409的上方可形成 诸如氮化钛、氮化钽、氮化物等的阻挡层414 (例如，防止和/或减小金属原子迁移到多晶硅 区域中)。阻挡层414可为约20至约500埃，且优选的约100埃氮化钛或另一种合适的阻 挡层，例如氮化钽、氮化钨、一个或更多个阻挡层的组合，以及阻挡层和其他层的组合，诸如 钛/氮化钽，钽/氮化钽或钨/氮化物叠层。也可采用其他的阻挡层材料和/或厚度。在沉积阻挡层414后，开始沉积用于形成每个存储器单元中的二极管(例如图 2A-3C的二极管204)的半导体材料。如前所述，每个二极管可以是垂直的p-n或者p-i-n 二极管。在一些实施例中，每个二极管由多晶半导体材料如多晶硅、多晶硅-锗合金、多晶 锗或者其他合适的材料形成。为了叙述方便，本文描述了一种多晶硅的指向朝下的二极管 的形成。可以理解，也可以采用其他的材料和/或二极管结构。参考图4F，形成阻挡层414后，在阻挡层414上沉积重掺杂的η+硅层416。在一 些实施例中，原沉积的η+硅层416是非晶的。在其他的实施例中，原沉积的η+硅层416是 多晶状态。可以采用CVD或者其他合适的工艺来沉积η+硅层416。在至少一个实施例中， η+硅层416可以由例如厚度在约100埃到约1000埃且使用磷或砷掺杂的硅形成，掺杂浓度 为约1021cm_3。也可采用其他的厚度、掺杂类型和/或掺杂浓度。η+硅层416可以是原位掺 杂，例如在沉积过程中通入施主气体。其他的掺杂方式也是可用的(例如注入)。沉积η+硅层416后，在η+硅层416上方形成轻掺杂的、本征的和/或非有意掺杂 的硅层418。在一些实施例中，原沉积的本征硅层418是非晶的。在其他的实施例中，原沉 积的本征硅层418是多晶状态。可以采用CVD或者其他合适的工艺来沉积本征硅层418。 在至少一个实施例中，本征硅层418的厚度可以为约500埃到约4800埃，优选为约2500埃。 也可以采用其他的本征层厚度。在沉积本征硅层418之前，可以在η+硅层416上方形成薄的(例如几百埃或者更 薄)的锗和/或硅-锗合金层(未示出)，用来阻止和/或减小从η+硅层416到本征硅层 418的掺杂剂扩散(如之前合并’ 331申请中所记载)。在η+硅层416和本征硅层418形成之后，η+硅层416、本征硅层418、和阻挡层414 被图案化和刻蚀以在第一导体408上方形成硅柱420 (如图示)。可以采用传统的光刻技 术，使用软掩模或硬掩模，湿法或干法刻蚀工艺来形成硅柱420。
形成硅柱420之后，沉积介电层422以填充硅柱420之间的空隙。例如，约 200-7000埃的二氧化硅可以被沉积，然后利用化学机械抛光或回蚀工艺进行平坦化以形成 平坦表面424。平坦表面似4包括被电介质材料422分隔开的硅柱420的暴露的顶表面(如 图所示)。其他的电介质材料如氮化硅、氮氧化硅、低K介电材料等，和/或其他的介电层厚 度也是可使用的。优选的低K介电材料包括碳掺杂的氧化物、碳化硅层等。形成硅柱420之后，在每个硅柱420内靠近硅柱420上表面置形成ρ+硅区426。 例如，采用毯覆P+注入以在硅柱420内的预设深度处注入硼。示例性可注入分子离子包括 BF2、BF3、B等。在一些实施例中，可以采用约1-切1015个离子/cm2的注入剂量。也可以采 用其他的注入种类和/或注入剂量。此外，在一些实施例中，可以采用扩散工艺以掺杂硅层 420的上部。在至少一个实施例中，ρ+硅区426的厚度为约100埃-700埃，尽管其他的ρ+ 硅区尺寸也是可用的。(注意，如果形成的二极管为朝上指的ρ-η或p-i-n型二极管，则硅 柱420的上部将被η型掺杂)。每一硅柱420因此包括朝下的p-i-n 二极管428。参见图4G，在形成p-i-n 二极管4 之后在衬底400上沉积硅化物形成金属层 430。示例性硅化物形成金属层包括由溅射或沉积的钛或钴。在一些实施例中，硅化物形成 金属氧化层430的厚度为约10埃到200埃，优选为约20埃到约50埃，且更优选为约20埃。 其他的硅化物形成金属层材料和/或厚度也是可用的。将在下面进一步描述的，该结构的 退火导致来自硅化物形成金属层430和来自ρ+硅区426的硅反应，从而在邻近每个ρ+硅 区似6形成硅化物区432。在硅化物形成金属氧化层430形成之后，第二导体436可以类似第一导体408形 成的方式形成在二极管似8之上。在一些实施例中，一个或更多的阻挡层和/或粘合层438 在沉积用来形成第二导体436的导电层440之前被设置在硅化物形成金属层430上。导电层440可由任何合适的导电材料(诸如钨)、其他合适的金属、重掺杂半导体 材料、导电硅化物、导电硅-锗化物、导电锗化物、或类似材料通过任何合适的方法(例如， 化学气相沉积、物理气相沉积等)沉积而形成。也可使用其他的导电层材料。阻挡层和/ 或粘合层438可包括氮化钛或其他合适的层(诸如氮化钽、氮化钨，一个或几个层的结合或 者任何其他的合适材料。沉积的导电层440、阻挡和/或粘合层438，和/或硅化物形成金 属层430可被图案化并被刻蚀以形成第二导体436。在至少一个实施例中，第二导体436是 大致平行，大致共面的导体，其与第一导体沿着不同的方向延伸。在本发明的其他实施例中，第二导体436可利用金属镶嵌工艺形成，其中电介层 被形成和图案化和刻蚀以便为第二导体436产生开口或空隙。开口或空隙可由粘合层438 和导电层440(和/或根据需要由导电籽晶、导电填充物和/或阻挡层)填充。然后粘合层 438和导电层440被平坦化以形成平坦表面。在此发明的至少一个实施例中，在二极管420之上可形成硬掩模，例如，如在 2006年5月13日提交的美国专利申请第11/444,936号，名为“ConductiveHard Mask To Protect Patterned Features During Trench Etch "( 936 申请，，)中描述,该申请为 了所有的目的全文通过引用合并于此)。例如，在本征硅层418和η+硅层416的图案化和 刻蚀之前，通过掺杂本征层418(例如，通过离子注入或其他掺杂方法)形成ρ+硅层。硅化 物形成金属层430可在ρ+硅层上形成，此后形成阻挡层和/或粘合层。这些阻挡层和导电 层可作为二极管428的图案化和刻蚀过程中的硬掩模，并可减弱第二导体436形成过程中可能出现的过刻蚀(如在’ 936申请中的描述)。在第二导体436形成后，此结构可被退火以使二极管428(和/或硅化物区432) 的沉积半导体材料结晶。在至少一个实施例中，退火可在约600摄氏度至800摄氏度，优选 的在约650摄氏度和750摄氏度之间，在氮气中进行约10秒至约2分钟。也可采用其他的 退火时间、温度和/或环境。硅化物区432可作为下面沉积的形成二极管428的半导体材 料的“结晶模板”或“籽晶”(例如，将任何非晶半导体材料变为多晶半导体材料和/或提高 二极管428的整体结晶性质)。由此提供低电阻率的二极管材料。可替代的示例性存储器单元在此发明的其他实施例中，第一导体408可通过下文中参照图5A-C描述的金属镶 嵌工艺形成。参见图5A，电介质层410被形成、图案化和刻蚀以为第一导体408形成开口 或空隙。这些开口或空隙然后被粘合层404和导电层406(和/或根据需要由导电籽晶、导 电填充物和/或阻挡层)填充。粘合层404和导电层406然后可被平坦化以形成平坦表面 (如图示)。在这样的实施例中，粘合层404装衬每一个开口或空隙的底部和侧壁。在平坦化之后，在第一导体408上方形成CNT籽晶层407。在至少一个实施例中， 可采用选择性沉积工艺在每一个第一导体408上形成金属催化剂CNT籽晶层407。示例性 金属催化剂籽晶层包括镍、钴、铁等，其可通过无电沉积、电镀或类似的方式选择性沉积。可 替换地，可在第一导体408上沉积氮化钛、氮化钽或类似的CNT籽晶层，加以表面粗糙化、图 案化、刻蚀以在第一导体408 (包括或不包括额外的金属催化剂层诸如镍、钴、铁等)上形成 CNT籽晶层407。也可在未表面粗糙化或光滑的氮化钛、氮化钽或类似层的表面通过无电沉 积、电镀及类似方法形成镍、钴、铁或类似金属催化剂层。可替换地，可在第一导体408上沉 积硅/锗籽晶层，其被图案化和刻蚀以在第一导体408上形成CNT籽晶层区407。参见图5B，在形成CNT籽晶层区407后，在每一个CNT籽晶层区域上选择性形成 CNT材料409。可采用任何合适的方法在每一个导体408上形成CNT材料409。例如，可采 用CVD、等离子体增强CVD、激光蒸镀、电弧放电或类似的方法。垂直排列CNT允许很少或没有横向导通的垂直电流流动。为了减少或阻止相邻存 储器单元间的横向或桥接导通通路的形成，在一些实施例中，CNT材料的单独的管可被制造 为大致垂直排列的。(例如，因此减少和/或阻止存储器单元状态被邻近存储器状态和/或 编程影响或“打扰”)。注意单管隔离可能遍及CNT材料409的整个厚度或可能不遍及CNT 材料409的整个厚度。举例来说，在最初生长阶段，一些或大部分独立管可是垂直排列且被 隔离的。然而，随着独立管垂直方向长度的增加，该管的一部分可能和其他管的部分相互接 触，甚至可能相互交缠或盘绕。在每一个第一导体408之上形成CNT材料409之后，电介质材料411被沉积在CNT 材料409的顶部和周围，以将相邻的CNT材料区相互隔离。在一些实施例中，采用CVD，高密 度等离子体(HDP)沉积，电弧等离子体辅助沉积，旋涂沉积或类似工艺沉积电介质411。随 后采用CMP或电介质回蚀步骤以平坦化电介质材料411并将电介质材料从CNT材料区的顶 部移除。例如，约200-7000埃、在某些实施例中为1微米或更多的二氧化硅可以被沉积，然 后利用化学机械抛光或回蚀工艺进行平坦化。可使用其他的电介质材料，如氮化硅、氮氧化 硅、低K电介质材料等，和/或可使用其他的电介质层厚度。示例性的低K电介质材料包括 碳掺杂的氧化物、碳化硅层或类似材料。
一旦电介质材料被平坦化且CNT材料区的顶部暴露后，则如前文参照图4E-4G的 描述一样开始形成存储器级，导致了图5C所示的存储器级。此前的描述仅公开了此发明的一个示例性实施例。对本领域技术人员来说，落在 本发明范围内的对前文公开的设备和方法进行的改进是显而易见的。例如，可使用本发明 的方法以选择性生长和薄膜晶体管(“TFT”)串联的垂直取向CNT薄膜，取代垂直柱型二极 管，作为操纵元件。该TFT操纵元件可为平坦的或垂直的。因此，虽然本发明结合其示例性实施例被披露，可以理解的是其他实施方式仍可 落在由所附权利要求所界定的精神和范围之内。
权利要求
1.一种制造存储器单元的方法，所述方法包括 在衬底上制造第一导体；在所述第一导体上选择性地制造碳纳米管(“CNT”)材料，通过 在所述第一导体上制造CNT籽晶层，其中的CNT籽晶层包括硅锗； 平坦化所述沉积CNT籽晶层的表面；且 在CNT籽晶层上选择性地制造CNT材料； 在所述CNT材料上制造二极管；且 在所述二极管上制造第二导体。
2.权利要求1所述的方法，其中所述CNT籽晶层的厚度在约1埃至约500埃之间。
3.权利要求1所述的方法，其中所述CNT籽晶层的厚度在约100埃至约400埃之间。
4.权利要求1所述的方法，其中所述CNT籽晶层的厚度为约50埃。
5.权利要求1所述的方法，其中所述CNT籽晶层包括约40%至约95%的硅和约60% 至约5%的锗。
6.权利要求1所述的方法，其中所述CNT籽晶层包括约60%至约80%的硅和约40% 至约20%的锗。
7.权利要求1所述的方法，其中所述CNT籽晶层包括约70%的硅和约30%的锗。
8.权利要求1所述的方法，还包括所述CNT籽晶层的图案化和刻蚀。
9.权利要求8所述的方法，其中所述CNT籽晶层的图案化和刻蚀包括所述第一导体的 图案化和刻蚀。
10.权利要求1所述的方法，其中制造所述二极管包括制造垂直多晶二极管。
11.权利要求10所述的方法，还包括制造和垂直多晶二级管的多晶材料相接触的硅化 物、硅锗或锗化物区，以使所述多晶材料处于低电阻率状态。
12.权利要求1所述的方法，其中所述二极管为p-n或p-i-n二极管。
13.权利要求1所述的方法，还包括在CNT材料中生成缺陷以调节CNT材料的转变特性。
14.权利要求1所述的方法，其中所述选择性制造CNT材料包括制造其中CNT管为大致 垂直排列以降低CNT材料横向导通的CNT材料。
15.使用权利要求1所述的方法制造的存储器单元。
16.一种制造存储器单元的方法，此方法包括 在衬底上制造第一导体；在所述第一导体上通过在所述第一导体上选择性制造碳纳米管(“CNT”)材料来制造 可逆电阻转变元件，通过在第一导体上制造CNT籽晶层，其中CNT籽晶层包括硅锗； 平坦化所述沉积CNT籽晶层的表面；且 在所述CNT籽晶层上选择性地制造CNT材料； 在所述可逆电阻转变元件上制造垂直多晶二极管；且 在所述垂直多晶二极管上制造第二导体。
17.权利要求16所述的方法，其中所述CNT籽晶层的厚度在约1埃至约500埃之间。
18.权利要求16所述的方法，其中所述CNT籽晶层的厚度在约100埃至约400埃之间。
19.权利要求16所述的方法，其中所述CNT籽晶层的厚度为约50埃。
20.权利要求16所述的方法，其中所述CNT籽晶层包括约40%至约95 %的硅和约60 % 至约5%的锗。
21.权利要求16所述的方法，其中所述CNT籽晶层包括约60%至约80 %的硅和约40 % 至约20%的锗。
22.权利要求16所述的方法，其中所述CNT籽晶层包括约70%的硅和约30%的锗。
23.权利要求16所述的方法，还包括在所述第一导体的图案化和刻蚀的过程中图案化 和刻蚀所述CNT籽晶层。
24.权利要求16所述的方法，还包括制造和垂直多晶二级管的多晶材料相接触的硅化 物、硅锗或锗化物区，以使所述多晶材料处于低电阻率状态。
25.使用权利要求16所述的方法形成的存储器单元。
26.一种存储器单元，包括 第一导体；被图案化和刻蚀的碳纳米管(“CNT”)籽晶层，包括硅锗； 可逆电阻转变元件，包括在所述CNT籽晶层上选择性制造的CNT材料； 在所述可逆电阻转变元件上形成的二极管；和 在所述二极管上形成的第二导体。
27.权利要求沈所述的存储器单元，其中所述CNT材料包括其中CNT管为大致垂直排 列以降低CNT材料横向导通的CNT材料。
28.权利要求沈所述的存储器单元，其中所述CNT材料包括用于调节CNT材料转变性 质的缺陷。
29.权利要求沈所述的存储器单元，其中所述二极管包括垂直多晶二极管。
30.权利要求沈所述的存储器单元，还包括和所述垂直多晶二级管的多晶材料相接触 的硅化物、硅锗或锗化物区，以使所述多晶材料处于低电阻率状态。
31.权利要求沈所述的存储器单元，其中所述CNT籽晶层厚度在约1埃至约500埃之间。
32.权利要求沈所述的存储器单元，其中所述CNT籽晶层的厚度在约100埃至约400 埃之间。
33.权利要求沈所述的存储器单元，其中所述CNT籽晶层的厚度为约50埃。
34.权利要求沈所述的存储器单元，其中所述CNT籽晶层包括约40%至约95%的硅和 约60%至约5%的锗。
35.权利要求沈所述的存储器单元，其中所述CNT籽晶层包括约60%至约80%的硅和 约40%至约20%的锗。
36.权利要求沈所述的存储器单元，其中所述CNT籽晶层包括约70%的硅和约30 %的锗。
37.多个非易失性存储器单元，包括多个在第一方向延伸且大致平行、大致共面的第一导体； 多个二极管；多个可逆电阻转变元件，每一个可逆电阻转变元件包括包括在所述第一导体之一上制造的硅锗的被图案化和刻蚀的碳纳米管(“CNT”)；和 在所述CNT籽晶层上选择性地制造的CNT材料层；和 多个在和第一方向不同的第二方向延伸且大致平行、大致共面的第二导体；且 其中，在每个存储器单元中，所述二极管其中之一在所述可逆电阻转变元件其中之一 上形成，且设置在所述第一导体其中之一和所述第二导体其中一个之间。
38.权利要求37所述的多个存储器单元，其中所述CNT材料包括其中CNT管为大致垂 直排列以降低CNT材料横向导通的CNT材料。
39.权利要求37所述的多个存储器单元，其中所述CNT材料层在两个或更多的存储器 单元之间延伸，且形成所述两个或更多存储器单元之间的可逆电阻转变元件。
40.权利要求37所述的多个存储器单元，其中每个二极管都为垂直多晶二极管。
41.权利要求37所述的多个存储器单元，还包括和垂直多晶二级管的多晶材料相接触 的硅化物、硅锗或锗化物区，以使所述多晶材料处于低电阻率状态。
42.权利要求37所述的多个存储器单元，其中所述CNT籽晶层的厚度在约1埃至约500 埃之间。
43.权利要求37所述的多个存储器单元，其中所述CNT籽晶层的厚度在约100埃至约 400埃之间。
44.权利要求37所述的多个存储器单元，其中所述CNT籽晶层的厚度为约50埃。
45.权利要求37所述的多个存储器单元，其中所述CNT籽晶层包括约40%至约95 %的 硅和约60%至约5%的锗。
46.权利要求37所述的多个存储器单元，其中所述CNT籽晶层包括约60%至约80 %的 硅和约40%至约20%的锗。
47.权利要求37所述的多个存储器单元，其中所述CNT籽晶层包括约70%的硅和约 30%的锗。
48.一种单片三维存储器阵列，包括在衬底上形成的第一存储器级，该第一存储器级包括 多个存储器单元，其中第一存储器级的每一个存储器单元包括 第一导体；可逆电阻转变元件，包括所述第一导体上的被图案化和刻蚀的碳纳米管(“CNT”)籽晶 层以及在所述CNT籽晶层上选择性制造的CNT材料层，该籽晶层包括硅锗；和 在所述可逆电阻转变元件上形成的二极管；和 在所述二极管上形成的第二导体；和在所述第一存储器级上单片地形成的至少一个第二存储器级。
49.权利要求48所述的单片三维存储器阵列，其中每一个可逆电阻转变元件中的所述 CNT材料层包括大致垂直排列以降低CNT材料横向导通的CNT管。
50.权利要求48所述的单片三维存储器阵列，其中所述CNT材料层在两个或更多的存 储器单元之间延伸，且形成所述两个或更多存储器单元之间的可逆电阻转变元件。
51.权利要求48所述的单片三维存储器阵列，其中每个二极管包括垂直多晶二极管。
52.权利要求51所述的单片三维存储器阵列，其中每个垂直多晶二极管包括垂直多晶 硅二极管。
53.权利要求48所述的单片三维存储器单元，其中所述CNT籽晶层厚度在约1埃至约 500埃之间。
54.权利要求48所述的单片三维存储器单元，其中所述CNT籽晶层的厚度在约100埃 至约400埃之间。
55.权利要求48所述的单片三维存储器单元，其中所述CNT籽晶层的厚度为约50埃。
56.权利要求48所述的单片三维存储器单元，其中所述CNT籽晶层包括约40%至约 95%的硅和约60%至约5%的锗。
57.权利要求48所述的单片三维存储器单元，其中所述CNT籽晶层包括约60%至约 80%的硅和约40%至约20%的锗。
58.权利要求48所述的单片三维存储器单元，其中所述CNT籽晶层包括约70%的硅和 约30%的锗。
全文摘要
在一些方面，提供了一种制造存储器单元的方法，该方法包括(1)在衬底上制造第一导体；(2)在第一导体上选择性制造碳纳米管(“CNT”)材料，通过(a)在第一导体上制造CNT籽晶层，其中CNT籽晶层包括硅锗(“Si/Ge”)，(b)平坦化所沉积的CNT籽晶层表面，且(c)在CNT籽晶层上选择性制造CNT材料；(3)在CNT材料上制造二极管；且(4)在二极管上制造第二导体。提供了众多的其他方面。
文档编号H01L27/10GK102067313SQ200980122196
公开日2011年5月18日 申请日期2009年4月9日 优先权日2008年4月11日
发明者阿普里尔·D·施里克 申请人:桑迪士克3D有限责任公司