专利名称：氮化硅的选择性蚀刻的制作方法
技术领域：
本发明大致关于集成电路的半导体器件与结构，更明确地，关于蚀刻含硅与氮的介电层的方法。
背景技术：
自从数十年前问世以来，半导体器件的几何图案已经显著地减少尺寸。现代半导体制造装置例行地产生250nm、180nm与65nm特征尺寸的器件，而正在发展与实施新装置以产生更小几何图案的器件。然而，较小的尺寸意味着器件必须较接近彼此而一同运作，而这会提高电干扰(包括串扰与寄生电容)的可能性。为了减少电干扰的程度，介电绝缘材料用来填充间隔、沟槽以及元件、金属线路与其他器件特征结构之间的空间。选择介电材料是针对其易于形成于器件特征结构之间的空间中以及其低介电常数(即，“k值”)。较低k值的介电质能更好地让串扰与RC时间延迟减至最小，并减少器件的整体功率消耗。一种通常应用的介电材料为氧化硅。此外，半导体器件形成的过程中，已经在多种应用中将氮化硅介电膜应用成阻障层或蚀刻终止层，并将其形成邻接或接近氧化硅层。氮化硅介电膜可提供结构(诸如晶体管栅极或位于其下方的金属接触)所需的保护。制造过程中，干法化学处理可应用于接触清洁步骤或随后处理(例如，基板上的硅化物层的形成)之前的清洁步骤中。这些传统处理需要氧化硅清洁化学物吸附或聚集于晶圆表面上。然而，与顶部(晶圆表面附近)相比， 接触孔或沟槽底部附近较少的聚集导致接触孔(或沟槽)底部的氧化硅移除比顶表面少。 对于硅化物前清洁与接触清洁应用而言，上述处理具有高的氧化物/氮化硅蚀刻选择性。然而，对某些应用而言，需要蚀刻氮化硅。例如，若有某些残余氮化硅留在接触表面，上述高选择性处理无法用来自表面清洁氮化硅而不伤害氧化物层。其他实施例中，需要更高的氮化硅/氧化物蚀刻选择性。例如，对氧化硅内衬(liner)沉积之前的浅沟槽隔离 (STI)沟槽清洁应用而言，高氧化硅/氮化硅蚀刻选择性的处理会通过对氮化硅层下方的衬垫氧化物层底切而造成沟槽顶部附近的突出，因而在沟槽填充后形成沟槽缺陷。因此，技术中需要一种蚀刻氮化硅材料的改良蚀刻处理。
发明内容
本文提供一种蚀刻含硅与 氮的介电层的方法，其促进介电层的选择性氧化。某些实施例中，上述方法可包括提供具有含硅与氮的介电层配置于其上的基板；利用远端等离子体自包含氢气(H2)与三氟化氮(NF3)的工艺气体形成反应物种；及利用反应物种蚀刻介电层。某些实施例中，工艺气体可进一步包括氨(NH3)。某些实施例中，氧化物层配置为邻近于介电层。某些实施例中，介电层相对氧化物层的蚀刻选择比为大于1且可高达约4。某些实施例中，介电层相对氧化物层的蚀刻选择比为高于0.8且高达约1。某些实施例中，介电层可具有氧化物层配置于其上，而基板可进一步包括金属硅化物。某些实施例 中，介电层相对氧化物层的蚀刻选择比为大于1且高达约4，而介电层相对金属硅化物层的蚀刻选择比为高于1。某些实施例中，介电层可具有氧化物层配置于其下，而基板可进一步包括硅。某些实施例中，介电层相对氧化物层的蚀刻选择比为高于1且高达约4 ；而介电层相对基板的蚀刻选择比为高于1。
为了更详细地了解本发明的上述特征，可参照实施例(某些描绘于附图中)来理解本发明简短概述于上的特定描述。然而，需注意附图仅描绘本发明的典型实施例而因此不被视为其范围的限制因素，因为本发明可允许其他等效实施例。图1根据本发明某些实施例描绘蚀刻介电层的处理的流程图。图2根据本发明某些实施例描绘适合用于处理的半导体基板的示意性侧视图。图3A-B根据图1的处理的某些实施例分别示意性描绘半导体结构的制造阶段。图4A-B根据图1的处理的某些实施例分别示意性描绘半导体结构的制造阶段。图5描绘适合执行本发明的部分的蚀刻反应器。为了促进理解，尽可能应用相同的元件符号来标示图示中相同的元件。为了说明之故，已经简化图示且未按照比例绘制。
具体实施例方式本发明的实施例提供蚀刻基板上含硅与氮的介电层的方法。本发明的实施例可有利地提供介电层的选择性蚀刻。某些实施例中，包括氢气(H2)、三氟化氮(NF3)与选用性的氨(NH3)的工艺气体可用来形成等离子体。通过调整工艺气体的成分的流率比，可将介电层相对氧化物层的蚀刻选择比控制在约0. 8至约4之间，由此促进蚀刻介电层的处理弹性。 某些实施例中，选择性蚀刻方法可选择性(等向性或非等向性)地移除介电层的至少某些部分。某些实施例中，介电层相对金属、金属硅化物或氧化物层的至少一者的蚀刻选择比可大于1与/或高达约4。因此，本发明处理促进介电层的选择性蚀刻。图1描绘蚀刻含硅与氮的介电层的方法100。方法100参照图2A-B加以描述，其描绘与图1的方法对应的部分制造的半导体结构。方法100可执行于任何适当的蚀刻室 (例如，可自应用材料公司(加州圣克拉拉市)取得的SIC0NITMPreclean处理腔室)或其他适当的蚀刻室(例如，参照图5描述于下的蚀刻室)中。蚀刻室可为独立的腔室或群集工具的部分，例如群集工具的ENDURA 生产线的一部分(亦可自应用材料公司取得)。图2描绘适合依照本发明某些实施例加以处理的基板200的示意性图示。基板 200可包括一或更多部分形成的半导体结构形成于其中或其上。上述半导体结构可包括金属互连结构、双镶嵌(dual-damascene)结构、晶体管器件、闪存器件、动态随机存取存储器器件、或任何需要利用本文所述的方法选择性蚀刻含硅与氮的介电层的半导体结构。虽然描述于下的方法100参照图2中所绘示的半导体基板200，但方法100可适用于任何适当的应用(诸如，图3A-B与图4A-B示范性描绘的那些应用)，且可进一步适用于任何其他能自本文所述的可调整的蚀刻方法受益的适当半导体结构。方法100开始于步骤102，其中提供基板200。基板200可为任何适当基板，诸如硅基板、III-V化合物基板、硅锗(SiGe)基板、外延-基板(印i-substrate)、绝缘体上硅 (SOI)基板、显示器基板(诸如液晶显示器(LCD)、等离子体显示器、电致发光(EL)灯显示器)、发光二极管(LED)基板等等。某些实施例中，基板200可为半导体晶圆(诸如，200mm、 300mm等等的硅晶圆)。
基板200可选择性具有其他层形成于其中或其上，例如可形成其他器件、导电线路等等的介电与导电材料(未显示)。例如，某些实施例中，且描绘于图2中，基板200示范性地包括至少第一层202，在该第一层202上配置有第二层204。取决于应用，第一与第二层202、204可具有多种组合。例如，层202、204之一者可为含硅与氮的介电层。某些实施例中，介电层可包括氮化硅(Si3N4)、掺杂氮的碳化硅(SiNC)、掺杂氧与氮的碳化硅等等。第一或第二层202、204的另一者(例如，非含硅与氮的介电层)可包括即将相对介电层而被选择性地蚀刻的材料，或者在蚀刻介电层时不被蚀刻的材料。某些实施例中，另一层可包括硅、多晶硅或硅化物(例如，金属硅化物)。适当的金属硅化物可包括镍硅化物 (NiSi)、镍钼硅化物(NiPtSi)与钻硅化物(CoSi2)。某些实施例中，另一层可包括氧化物层， 例如二氧化硅(SiO2)层。某些实施例中，第二层204可包括至少一特征结构206配置于其中。上述特征结构可包括沟槽、通孔、开口、间隔或其他高深宽比的特征结构。如图2示意性描绘般，第二层 204包括特征结构206，其暴露即将由本文所述发明方法蚀刻的第一层202的表面208。因此，本文所述的方法可用来蚀刻特征结构206进入第二层204 (例如，蚀刻特征结构进入含硅与氮的介电层而不实质伤害下层)，以清洁第一层的表面208 (例如，清洁残余的含硅与氮的材料或移除表面上的天然氧化物层)等等。因此，本文揭露的发明方法可适当地应用来相对第二层204选择性地蚀刻第一层202或相对第一层202选择性地蚀刻第二层204。 此外，层的相对组合在已知应用中会有所变化(例如，含硅与氮的介电层可配置于其他层之下或之间)。某些上述应用的实施例参照图3A-B与图4A-B而更详细地讨论于下。接下来，步骤104，利用等离子体自蚀刻气体形成反应物种。某些实施例中，等离子体可为远端等离子体。蚀刻气体可包括氢气(H2)与三氟化氮(NF3)。某些实施例中，蚀刻气体亦可包括氨(NH3)。某些实施例中，蚀刻气体还可包括一或多种惰性气体，诸如氩(Ar)、 氦(He)等等。某些实施例中，蚀刻气体供应至蚀刻室的总体气流为约50至约lOOOsccm。某些实施例中，蚀刻气体可包括约10至约90百分比之间的氢气(H2)。某些实施例中，蚀刻气体可包括约10至约90百分比之间的氨(NH3)。某些实施例中，蚀刻气体可包括约20至约80 百分比之间的惰性气体。虽然不意图局限于任何理论，但一般认为调整蚀刻处理过程中提供的氢气与/或三氟化氮气体的数量可有利地控制(诸如，提高或降低)含硅与氮的介电层相对其他层的蚀刻选择性。某些实施例中，提高蚀刻气体中的氢气流率可提高含硅与氮的介电层相对氧化物层的蚀刻选择性。某些实施例中，提高蚀刻气体中的三氟化氮流率可提高含硅与氮的介电层相对氧化物层的蚀刻选择性。某些实施例中，NF3 H2的流率比可介于约1 1至约1 10之间。通过调整上述范围之间的流率比，可将含硅与氮的介电层相对包含氧化硅(SiO2)的层的蚀刻选择比控制在约0.8至约4之间。某些实施例中，NF3 H2的流率比可介于约1 1至约1 2，由此提供大于1的含硅与氮的介电层相对氧化物层的选择比。某些实施例中，NF3 H2的流率比可介于约1 2至约1 10，由此提供小于1的含硅与氮的介电层相对氧化物层的选择比。可以任何适当方式自蚀刻气体形成等离子体，例如通过耦接射频(RF)源功率至工艺气体以分离与离子化工艺气体混合物。例如，可用约100K至约64MHz的频率提供约5 至约3000瓦特之间的RF源功率。一实施例中，以约IOOkHz的频率供应约10至约200瓦特的RF源功率。某些实施例中，可远离处理腔室的处理空间形成等离子体并将其引导向处 理腔室的处理空间(于其中执行蚀刻处理)，例如通过利用下方图5所示的远端等离子体源。接下来，步骤106，利用反应物种蚀刻基板200的含硅与氮的介电层(或其他层)。 例如，可将等离子体(或由其产生的反应物种)导入蚀刻室(具有配置于其中的基板200) 以蚀刻基板200的所欲部分。某些实施例中，可蚀刻含硅与氮的介电层。某些实施例中，可蚀刻其他层或可蚀刻(例如，清洁)暴露的表面208。某些实施例中，可通过提供RF偏压功率至基板支撑件(其上配置有基板200)将等离子体引导至基板200。某些实施例中，可以约2至约64MHz的频率提供约50至约500 瓦特之间的RF偏压功率。某些实施例中，可以约2至约4MHz的频率提供约50至约200瓦特之间的RF偏压功率。可在处理过程中调控蚀刻室的温度与压力以维持适合蚀刻基板200的所欲层的环境。例如，可将基板支撑件的温度控制在约35至约80°C之间的范围中。某些实施例中， 基板支撑件的温度的控制可促进控制含硅与氮的介电层相对氧化硅的整体蚀刻选择性。例如，某些实施例中，提高基板支撑件的温度(因而提高基板的温度)可提高含硅与氮的介电层相对氧化硅的选择性。可将压力维持于约5至约500mTorr之间的范围中。一旦完成基板200的蚀刻，方法100通常会结束而基板可视需要持续接受处理以完成其上的器件与/或结构的制造。然而，方法100可有利地适用于其他类型的半导体结构，诸如那些描绘于图3A-B与图4A-B以及任何其他处理，其他处理中希望以控制的选择性相对硅、多晶硅、硅化物、氧化硅等等来蚀刻氮化硅介电材料。图3A-B与图4A-B根据本发明某些实施例分别描绘部分制造半导体结构的示意性图示。上述半导体结构可包括晶体管器件、闪存器件、动态随机存取存储器器件、金属互连结构、双镶嵌结构、或任何需要利用本文所述的可调整的选择性处理来选择性蚀刻含硅与氮的介电层的半导体结构。例如，本发明方法100的实施例可适当地应用于接触清洁处理(contactclean process)中，如图3A_B所示。如图3A所示，可提供具有部分制造的半导体结构300配置于其上的基板302。基板302可为任何适当基板，例如参照图2讨论于上的基板。部分制造的半导体结构300可具有含硅与氮的介电层306，例如，作为配置于基板 302上的相邻晶体管308顶部的间隔结构。各个晶体管308可包括氧化物层304形成于基板302的顶部。氧化物层304可为栅极介电层。某些实施例中，氧化物层304可由例如二氧化硅(SiO2)所构成。某些实施例中，氧化物层304可由例如高-k介电材料所构成，诸如氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、硅酸铪(HfSiO4)、氧化锆(&02)、氮氧化锆(ZrON)、硅酸锆(&Si04)、氧化钇(Y2O3)、氧化镧(La2O3)、氧化铈(CeO2)、氧化钛(TiO2)、 氧化钽(Ta2O5)、其他介电材料或上述的组合。举例而言，可通过化学气相沉积(CVD)处理、 物理气相沉积(PVD)处理、或其他适合形成栅极介电材料层的适当半导体处理来形成氧化物层304。各个晶体管308可具有晶体管栅极310形成于氧化物层304的顶部。晶体管栅极 310可由下列材料加以构成，诸如多晶硅；非晶硅；金属材料，诸如Ru、Ti、Ta、W、Hf、Cu、Al ； 金属氮化物；金属氧化物，诸如RuO2或IrO2 ；金属氮化物，诸如MoN、WN、TiN、TaN、TaAIN ；栅极硅化物，诸如CoSi2或NiSi ；其他适合用作晶体管栅极的金属材料、或上述的多种组合。 某些实施例中，晶体管栅极310可由下列处理加以形成CVD处理、PVD处理、电化学电镀处理、无电电镀处理或其组合。各个晶体管栅极310可形成于晶体管沟道312上，沟道312形成于接触区314 (诸如，源极/漏极区)之间。接触区314可形成于基板302中并邻近氧化物层304。取决于即将形成的晶体管类型(诸如，NMOS或PM0S)，接触区314可具有η-型掺杂物(诸如，磷与砷)或P-型掺杂物(例如，硼)。某些实施例中，可通过注入处理形成接触区314。某些实施例中，接触区314可包括至少一轻掺杂漏极(LDD)。含硅与氮的介电层306可形成于各个晶体管栅极310的侧壁与顶部上。含硅与氮的介电层306可建构成间隔物以保护各个晶体管栅极310与/或作为注入离子进入基板 302的掩模(mask)以形成接触区314。虽然未显示，但间隔物可包括多层，且至少其中一层为含硅与氮的介电层306。上述实施例中，本文所述的发明方法可提供含硅与氮的介电层 306相对其他间隔物层、与/或相对氧化物层304的蚀刻选择性。含硅与氮的介电层306在各个晶体管栅极310的角落362与侧壁附近具有夹止 (pinch-off)与/或负面轮廓(negative profile)。若厚的含硅与氮的介电层306形成于各个晶体管栅极310上时，含硅与氮的介电层306的夹止与/或负面轮廓会造成各个晶体管栅极310之间的空隙或裂缝。某些实施例中，且如图3A所示，夹止轮廓包括配置于相邻晶体管栅极310之间的非均勻区316。某些实施例中，非均勻区316的底部可为氧化物层 304的暴露部分。需要选择性移除邻近各个晶体管栅极310的角落与侧壁的介电层306负面轮廓以更完整地暴露氧化物层304。例如，如图3A所示，介电层306的负面轮廓形成的非均勻区 316在相邻晶体管栅极310的角落362附近具有狭窄的宽度。上述构造中，狭窄的宽度会避免蚀刻剂有效地蚀刻氧化物层304的暴露部分。因此，本文揭露的发明方法可有利地应用来打开非均勻区316的宽度。例如，某些实施例中，且描述于图3B中，介电层306的负面轮廓可经选择性地蚀刻以增加非均勻区316 的宽度以提供较大的开口让蚀刻剂移除下方氧化物层304的暴露部分而不伤害接触区314 的表面。可利用上方参照图2描述的方法100实施选择性蚀刻。再者，选择性蚀刻处理有利地提供含硅与氮的介电材料高于氧化硅高于硅的选择性，由此促进蚀刻掉配置于相邻晶体管栅极310之间的薄氧化硅层304而不伤害下层。一旦移除氧化物层304的暴露部分， 可将导电材料(例如，金属)(未显示)或任何适合与接触区314形成电接触的材料沉积于接触区314的暴露表面上。另一示范性应用中，上述的发明方法可用于选择性移除阻障层 (即，介电层406)，如图4A-B所示。图4A中所示的半导体结构400包括配置于半导体基板402与导电层404 顶部的介电层406。氧化物层408配置于介电层406顶部。氧化物层408可包括至少一特征结构配置于其中。上述特征结构可包括沟槽、开口、间隔或其他高深宽比的特征结构。如图4A所示，氧化物层408包括特征结构410，其暴露介电层406的一部分。介电层406、半导体基板402、氧化物层408与导电层404可为任何适合与上述的发明方法100—同应用的材料。一实施例中，基板402可包括硅，导电层404可为金属硅化物，而介电层406可包括硅与氮。
某些实施例中，且如上所述，蚀刻选择性可经调整以倾向蚀刻配置于特征结构410 底部的介电层406的暴露部分而避免伤害与/或移除氧化物层408。—旦如图4B所示般移除介电层406的暴露部分后，残留物412会残留与/或沉积于导电层404的暴露表面顶部。上述残留物412可为介电层406与/或氧化物层408的未反应残余物或蚀刻气体的副产物。残留物412会形成导电层404的暴露部分的部分覆盖。 某些实施例中，且如上所述，工艺气体的流率可经调整以倾向移除含硅与氮的介电层的残留物而不实质伤害与/或移除导电层404或氧化物层408。一旦移除介电层406的暴露部分，与/或导电层的暴露表面不具有残留物后，可以任何适当材料(例如，金属)填充特征结构410 (未显示)以形成与导电层404的电接触。虽然上方描述是关于图2-4的特定实施例，但可理解任何需要选择性蚀刻(等向性或非等向性)含硅与氮的介电层的至少一部分(且进一步在氧化物、金属、金属硅化物与 /或含硅层存在下)的半导体结构能自本文所述的发明方法受惠。适当实施例的额外实例描述于先前并入的美国专利申请案11/876，649，由Li-Qun Xia于2007年10月22日申请的“Methods and Systems for Forming AtLeast One Dielectric Layer，，。本文所述的蚀刻方法可执行于任何适当蚀刻室(例如，可自应用材料公司(加州圣克拉拉市)取得的SICONI Preclean处理腔室)或其他适当的蚀刻室(例如，参照图5 描述于下的蚀刻室)中。蚀刻室可为群集工具的一部分，例如群集工具的ENDURA 生产线的一部分(亦可自应用材料公司取得)。图5是示范性蚀刻室500的示意性剖面图。蚀刻室500可包括腔室壁502，其围绕处理空间503并具有远端等离子体产生器512与其耦接。远端等离子体产生器512设以产生等离子体506。等离子体产生器512透过等离子体分布设备304(诸如管、导管与/或歧管)而流体耦接至处理空间503，以运送处理等离子体506至处理空间503。配置于处理空间503中的基板支撑基座510可具有基板508配置于其上。可透过位于基板508上方的喷头514将处理等离子体506运送至基板508。可由梢(pins) 516控制地移动基板508于较低位置/接近喷头514的较高位置之间。基板508可包括图2A-B所述的半导体结构。某些实施例中，等离子体分布设备304可将由工艺气体产生的等离子体506导入处理腔室500。某些实施例中，蚀刻等离子体506的供应线路可包括(i)数个安全截断阀 (未显示)，其可用于自动或手动地截断处理等离子体流入腔室，及(ii)质量流量控制器 (未显示)，其测量流过供应线路的等离子体506流。腔室壁502的温度可实质避免蚀刻剂与/或其副产物于其上凝聚。基座510可经操作以提供约-100°C与约1000°c之间的所欲温度以在基板508表面上凝聚蚀刻剂。接着期望蚀刻剂如上方实施例所述般与介电层与其他层交互作用。
某些 实施例中，至少一抽吸通道520可设于蚀刻室500中以自蚀刻室500移除副产物，诸如过量的工艺气体与/或分解的气体。例如，抽吸通道520可耦接至泵或马达，以移除副产物。某些实施例中，抽吸通道520可具有至少一孔(未显示)，可经由此孔移除副产物。某些实施例中，RF功率供应器(未显示)可耦接至等离子体产生器512以激发工艺气体形成等离子体506。RF功率供应器可经操作以提供约5瓦特至约3，000瓦特之间的 RF功率。RF功率供应器可在约IOOkHz至约64MHz之间的RF频率下提供功率。回到图5，系统控制器522可耦接至处理腔室500，且可控制蚀刻系统的所有活动。 系统控制器执行系统控制软件，其为储存于电脑可读媒介(例如，存储器)中的电脑程序。 某些实施例中，存储器为硬盘，但存储器也可为其他种类的存储器。电脑程序包括指令组， 其规定特定处理的时间、气体混合、腔室压力、腔室温度与其他参数。储存于其他存储器器件(包括诸如，软盘或其他适当驱动器)上的其他电脑程序也可用来操作控制器。处理腔室500耦接至群集工具(未显示)的实施例中，执行本文所述的选择性蚀刻方法的电脑可读媒介可储存于群集工具的系统控制器(未显示)并由其执行。可利用上述控制器执行的电脑程序产物来实施选择性地蚀刻介电层的处理。可以任何传统电脑可读的程序语言编写电脑程序代码诸如68000汇编语言、C、C++、Pascal, FORTRAN或其他。利用传统的文本编辑器将适当的程序代码输入单一文件夹或多个文件夹， 并储存或具体化于电脑可用的媒介(例如，电脑的存储器系统)。若以高阶语言输入程序代码文本，将程序代码编译，接着将得到的编译代码连结至预编译Microsoft WindowsGY程序库程序的目标代码。为了执行连结、编译的目标代码，系统使用者调用目标代码，造成电脑系统将代码载入存储器中。CPU接着读取并执行代码以实施程序中识别的任务。因此，本文提供蚀刻基板上介电层的方法的实施例。本发明方法可有利地提供介电层的选择性蚀刻。某些实施例中，包含氢气(H2)与三氟化氮(NF3)与选用性的氨(NH3)的工艺气体可用来形成等离子体。通过调整工艺气体的流率比，介电层的蚀刻选择比可为约 0.8至约4。某些实施例中，选择性蚀刻方法可选择性地移除(等向性或非等向性)介电层的至少某些部分。某些实施例中，介电层相对金属、金属硅化物与氧化物层的至少一者的蚀刻选择比可大于1并高达约4。因此，本发明处理促进介电层的至少某些部分的选择性移除。虽然上述涉及本发明的实施例，但可在不悖离本发明的基本范围下设计出本发明的其他与更多实施例，而本发明的范围由下方的权利要求所界定。
权利要求
1.一种蚀刻介电层的方法，至少包括提供基板，其具有包含硅与氮的介电层；利用远端等离子体自包含氢气(H2)与三氟化氮(NF3)的工艺气体形成反应物种；及利用该反应物种蚀刻该介电层。
2.如权利要求1所述的方法，其中氧化物层被配置为邻近于该介电层。
3.如权利要求2所述的方法，其中该氧化物层包括二氧化硅(SiO2)。
4.如权利要求2至3任一项所述的方法，其中该介电层相对该氧化物层或该基板的至少一者的蚀刻选择比为介于约0. 8至约4之间。
5.如权利要求2至4任一项所述的方法，其中该氧化物层包括晶体管器件的栅极氧化物层。
6.如权利要求2至4任一项所述的方法，其中该氧化物层被配置于该介电层上方且包括特征结构界定于其中，该特征结构至少部分地暴露该介电层。
7.如权利要求1至6任一项所述的方法，其中该介电层包括氮化硅(SiN)、掺杂氮的碳化硅(SiNC)或掺杂氧与氮的碳化硅(SiONC)的至少一者。
8.如权利要求1至7任一项所述的方法，其中该基板还包括硅、多晶硅、金属硅化物、 η-型掺杂硅或ρ-型掺杂硅的至少一者。
9.如权利要求1至8任一项所述的方法，其中NF3 H2的流率比介于约1 1至约 1 10之间。
10.如权利要求1至9任一项所述的方法，其中该工艺气体包括三氟化氮(NF3)、氨 (NH3)与氢气(H2)。
11.如权利要求1至10任一项所述的方法，其中蚀刻该介电层的步骤还包括维持基板支撑基座的温度在约35°C至约80°C之间，其中该基板被配置于该基板支撑基座上。
12.一种电脑可读媒介，至少包括数种指令，该数种指令由处理器执行时会造成处理腔室实施蚀刻基板的方法，该基板被配置于该处理腔室中且具有包含硅与氮的介电层，该方法包括利用远端等离子体自包括氢气(H2)与三氟化氮(NF3)的工艺气体形成反应物种；及利用该反应物种蚀刻该介电层。
13.如权利要求12所述的电脑可读媒介，其中NF3 H2的流率比介于约1 1至约 1 10之间。
14.如权利要求12至13任一项所述的电脑可读媒介，其中该温度维持于约35°C至约 80°C之间。
15.如权利要求12至14任一项所述的电脑可读媒介，其中该工艺气体包括三氟化氮 (NF3)、氨(NH3)与氢气(H2)。
全文摘要
本文提供蚀刻含硅与氮的介电层的方法。某些实施例中，上述方法可包括提供具有含硅与氮的介电层配置于上的基板；利用远端等离子体自包含氢气(H2)与三氟化氮(NF3)的工艺气体形成反应物种；并利用反应物种蚀刻介电层。某些实施例中，氧化物层配置为邻近于介电层。某些实施例中，工艺气体的流率比可经调整以致介电层相对氧化物层或基板的至少一者的蚀刻选择比介于约0.8至约4之间。
文档编号H01L21/3065GK102160154SQ200980137229
公开日2011年8月17日 申请日期2009年10月6日 优先权日2008年10月7日
发明者卢楠, 卢欣亮, 希恩-坦恩·卡欧, 戴维·T·奥, 杨海春, 梅·常, 葛振宾 申请人:应用材料股份有限公司