专利名称：包括具有隔离沟道的增强型和耗尽型fet的双极性/双fet结构的制作方法
技术领域：
本发明总体上涉及半导体结构领域。更具体而言，本发明涉及一种晶体管半导体结构。
背景技术：
利用BiFET技术，可以在同一半导体管芯上集成诸如异质结双极性晶体管(HBT) 的双极性晶体管和诸如增强型(E型)和耗尽型(D型)FET的场效应晶体管(FET)以提供更大的电路设计灵活性。在集成结构中，诸如HBT的双极性晶体管、E型FET和D型FET均可以针对具体应用加以有利地调节。例如，可以在诸如半绝缘砷化镓(GaAs)衬底的衬底上集成HBT、D型FET和E型FET，以分别形成用于如手机的通信装置的功率放大器、偏置电路和射频(RF)开关。不过，此前试图在衬底上集成双极性晶体管与E型和D型FET对E型和 D型FET的相应性能造成了不利影响。在一种常规方法中，例如，可以在诸如半绝缘GaAs衬底的衬底上形成HBT，可以在 HBT的子集电极下方集成E型和D型FET。不过，在这种常规方法中，E型和D型FET通常具有共享的外延层，这可能对E型FET的模拟属性造成不利影响。而且，由于共享外延层的原因，E型和D型FET之间可能发生耦合，这可能对D型FET的RF开关性能造成不利影响。 于是，在上述常规方法中，不影响D型FET的性能就无法优化E型FET的性能，反之亦然。
发明内容
一种双极性/双FET结构包括具有隔离沟道的增强型和耗尽型FET，基本如附图中的至少一个所示和/或结合至少一幅附图所述，在权利要求中进行了更为完整的阐述。
图1示出了根据本发明一个实施例的示范性双极性/双FET结构的截面图。图2示出了根据本发明一个实施例的示范性增强型和耗尽型FET的截面图。图3示出了根据本发明一个实施例的示范性双极性/双FET结构的截面图。
具体实施例方式本发明涉及包括具有隔离沟道的增强型和耗尽型FET的双极性/双FET结构。以下描述包含与本发明实施方式相关的具体信息。本领域的技术人员将认识到，可以通过与本申请中具体论述的方式不同的方式实施本发明。此外，未讨论本发明的一些具体细节，以免使本发明模糊不清。本申请中未描述的具体细节在本领域普通技术人员的知识范围之内。本申请中的附图及其伴随的详细描述仅仅涉及本发明的示范性实施例并且不是按比例绘制的。为了保持简洁，在本申请中未具体描述且未通过这些附图具体例示使用本发明原理的本发明其它实施例。如下文中将要详细论述的，本发明提供了一种创新的双极性/双FET结构，包括诸如异质结双极晶体管(HBT)的双极性晶体管和E型和D型FET，其中E型FET与D型FET隔离。尽管使用包括示范性NPN双极性晶体管、示范性E型NFET和示范性D型NFET的示范性双极性/双FET结构来例示本发明，但本发明也可以应用于包括PNP双极性晶体管、E型 PFET和D型PFET的双极性/双FET结构。而且，尽管GaAs (砷化镓)是一种用于例示本发明的半导体材料，但本发明也可以应用于其它类型的半导体材料，例如磷化铟αηρ)或氮化镓((iaN)。图1示出了根据本发明一个实施例包括示范性双极性/双FET结构的半导体管芯的截面图。图1中未考虑某些细节和特征，这些对于本领域普通技术人员而言是显而易见的。在图1中，结构100包括衬底104上的双极性/IFET结构102，在本发明的一个实施例中，衬底104可以是半绝缘GaAs衬底。在其它实施例中，衬底104可以包括磷化铟、氮化镓或其它类型的半导体材料。双极性/双FET结构102包括双极性晶体管106、E型(增强型)FET 108和D型(耗尽型)FET 110。双极性晶体管106包括子集电极112、蚀刻停止段 114、集电极116、基极118、发射极120、发射极触点122、蚀刻停止段124和发射极帽126。 双极性晶体管106可以包括例如NPN HBT0在一个实施例中，双极性晶体管106可以包括 PNP HBT0E型FET 108包括背栅极128、接触区域130和132以及沟道134，沟道1；34是导电沟道并且包括沟道段136、138和140。E型FET 108例如可以是NFET。在一个实施例中，E 型FET 108可以是PFET。E型FET 108可以包括例如异质结构FET (HFET)，例如高电子迁移率晶体管(HEMT)或伪晶HEMT (PHEMT)。在一个实施例中，E型FET 108可以包括金属-半导体FET (MESFET)。D型FET 110包括接触区域142和144以及沟道146，沟道146为导电沟道并且包括沟道段148。在一个实施例中，D型FET 110的沟道146可以包括多沟道段。 D型FET 110例如可以是NFET。在一个实施例中，D型FET 110可以是PFET。D型FET 110 可以包括例如HFET，例如HEMT或PHEMT。在一个实施例中，D型FET 110可以包括MESFET。 双极性/双FET结构102还包括隔离区以及基极、发射极、集电极、源极、漏极、栅极和背栅极接触，在图1中未示出它们。可以在无线通信装置，例如手机，或其它类型的电子装置中使用双极性/双FET结构102。例如，可以将双极性晶体管106用作手机或其它电子装置中的功率放大器。例如， 可以将E型FET 108用于模拟应用中，例如偏压和控制应用中，也可以用于数字逻辑电路中。尽管很适合用于RF开关应用中，但也可以在例如数字逻辑电路中使用D型FET 110。如图1所示，外延段111和沟道段148位于衬底104上方。外延段111和沟道段 148均包括一部分外延层150，在一个实施例中，外延层150可以包括例如GaAs。沟道段148 例如可以是导电沟道段。在一个实施例中，一个或多个缓冲层可以位于沟道段148和衬底 104之间。在一个实施例中，沟道段148可以包括轻掺杂N型GaAs。可以利用金属有机化学气相沉积(MOCVD)工艺、分子束外延(MBE)工艺或其它适当的沉积工艺，通过在衬底104 上沉积外延层150，并且适当地对外延层150构图，形成外延段111和沟道段148。图1中还示出，子集电极112位于外延段111上方，接触区域142和144位于沟道段148上方。子集电极112和接触区域142和144均包括一部分外延层152，在一个实施例中，外延层152可以包括，例如重掺杂的N型GaAs。可以利用MOCVD工艺、MBE工艺或其它沉积工艺在外延层150上方沉积外延层152，并且对外延层152进行适当构图，从而形成子集电极112和接触区域142和144。图1中还示出，蚀刻停止段114位于子集电极112上方，外延段115位于接触区域 142和144上方。蚀刻停止段114和外延段115均包括一部分外延层154，在一个实施例中， 外延层巧4可以包括例如磷化铟镓(InGaP)。例如，可以利用MOCVD工艺、MBE工艺或其它沉积工艺在外延层152上沉积外延层154并且对外延层巧4适当构图，从而形成蚀刻停止段114和外延段115。图1中还示出，集电极116位于蚀刻停止段114上方，外延段117位于外延段115上方。集电极116和外延段117均包括一部分外延层156，在一个实施例中， 外延层156可以包括例如轻掺杂的N型GaAs。例如，可以利用MOCVD工艺、MBE工艺或其它沉积工艺在外延层巧4上沉积外延层156并且对外延层156适当构图，从而形成集电极116 和外延段117。图1中还示出，基极118位于集电极116上方，背栅极1 位于外延层156的外延部分117上方。基极118和背栅极1 均包括一部分外延层158，在一个实施例中，外延层 158可以包括例如重掺杂的P型GaAs。例如，可以利用MOCVD工艺、MBE工艺或其它沉积工艺在外延层156上沉积外延层158并且对外延层158适当构图，从而形成基极118和背栅极128。图1中进一步示出，发射极120位于基极118上方，沟道段140位于背栅极1 上方。发射极120和沟道段140均包括一部分外延层160，在一个实施例中，外延层可以包括轻掺杂的NS hGaP。例如，可以通过在外延层158上方沉积外延层160并且对外延层160 适当构图来形成发射极120和沟道段140。沟道段140例如可以是导电沟道段。图1中还示出，发射极触点122位于发射极120上方，沟道段138位于沟道段140 上方。发射极触点122和沟道段138均包括一部分外延层162，在一个实施例中，外延层162 可以包括例如轻掺杂的N型GaAs。例如，可以利用MOCVD工艺、MBE工艺或其它沉积工艺在外延层160上方沉积外延层162并且对外延层162进行适当构图，从而形成发射极触点122 和沟道段138。沟道段140例如可以是导电沟道段。图1中还示出，蚀刻停止段IM位于发射极触点122上方，沟道段136位于沟道段138上方。蚀刻停止段IM和沟道段136均包括一部分外延层164，在一个实施例中，外延层164可以包括例如轻掺杂的N型hGaP。可以利用MOCVD工艺或其它沉积工艺在外延层162上沉积外延层164并且对外延层164进行适当构图，从而形成蚀刻停止段IM和沟道段136。沟道段136例如可以是导电沟道段。图1中还示出，发射极帽1 位于蚀刻停止段IM上方，接触区域130和132位于沟道段136上方。发射极帽1 和接触区域130和132均包括外延层166的部分，在一个实施例中，外延层166可以包括例如重掺杂的N型GaAs。在一个实施例中，外延层166可以包括重掺杂的N型砷化铟镓(InGaAs)。例如，可以利用MOCVD工艺、MBE工艺或其它沉积工艺在外延层164上方沉积外延层166，并且对外延层166进行适当构图，从而形成发射极帽 126和接触区域130和132。在双极性/IFET 102中，E型FET 108的沟道134位于D型FET 110沟道146上方并且与之隔离，这将E型FET 108和D型FET 110进行了电学和物理解耦。通过将E型 FET 108与D型FET 110解耦，均可以针对特定应用独立优化E型FET 108和D型FET 110。 例如，可以针对模拟应用，例如偏压和控制应用，优化E型FET 108。例如，可以针对RF开关应用优化D型FET 110。不过，也可以在例如数字逻辑电路中使用E型FET 108和D型FET 110。图2示出了根据本发明一个实施例位于衬底上方的示范性E型和D型FET的截面图。在图2中，E型FET 208和D型FET 210分别对应于图1中的双极性/双FET结构102 中的E型FET 108和D型FET 110。具体而言，图2中的外延段215和217、背栅极228、接触区域230，232，242和M4、沟道2；34和M6以及沟道段236，238，240和248分别对应于图1中的外延段115和117、背栅极128、接触区域130，132，142和144、沟道134和146以及沟道段136，138，140和148。在图2中，E型FET 208包括背栅极228、接触区域230和 232、沟道234、沟道段236，238和M0，以及相应的背栅极、源极、栅极和漏极触点272，273， 274和275。D型FET 210包括接触区域242和M4、沟道M6、沟道段M8以及相应的源极、 栅极和漏极触点276，277和278。如图2所示，E型FET 208位于隔离区280和281之间，D型FET 210位于隔离区 281和282之间。隔离区观0，281和282是不导电区域，用于提供相邻晶体管之间的电隔离。在一个实施例中，隔离区观0，281和282均可以包括注入损伤区域。在这样的实施例中，隔离区观0，281和282均能够利用注入工艺损伤图1中的外延层150和152选定部分的外延结构来形成。在一个实施例中，隔离区观0，281和282均可以包括填充有例如氮化物、聚酰亚胺或其它电介质材料的沟槽。在这样的实施例中，隔离区观0、281和282均能够通过在外延层150和152的选定部分中蚀刻沟槽并且利用诸如氮化物或聚酰亚胺的电介质材料填充沟槽来形成。图2中还示出，沟道段248位于衬底204上方，栅极触点277和接触区域242和244 位于沟道段248上方，源极触点276位于接触区域242上方，漏极触点278位于接触区域 244上方。栅极触点277可以包括金属或金属堆体，在一个实施例中，例如包括钼-钛-金的金属堆体。源极触点276和漏极触点278可以是欧姆触点，可以包括例如金-镍-锗、 钯-锗-金或其它金属合金。例如，可以利用溅射工艺、蒸镀工艺或其它沉积工艺形成栅极触点277、源极触点276和漏极触点278。图2中进一步示出，外延段270位于衬底204上方，外延段271位于外延段270上方。外延段270可以包括图1中外延层150的一部分，外延段能够包括图1中外延层152 的一部分。图2中还示出，外延段215位于外延段271上方，外延段217位于外延段215上方，背栅极2 位于外延段217上方，背栅极触点272和沟道段240位于背栅极2 上方。 背栅极触点272可以包括例如钛-钼-金、钼-钛-钼-金或其它金属合金。例如，可以使用溅射工艺、蒸镀工艺或其它沉积工艺形成背栅极触点272。图2中还示出，沟道段238位于沟道段240上方，沟道段236位于沟道段238上方， 接触区域230和232和栅极触点274位于沟道段236上方，源极触点273位于接触区域230 上方，漏极触点275位于接触区域232上方。栅极触点274在组成和形成方面基本类似于栅极触点277，漏极触点273和漏极触点275在组成和形成方面基本类似于源极触点276和漏极触点278。如图2所示，D型FET 210的沟道246位于E型FET 208的沟道2；34下方，隔离区 281位于D型FET 210和E型FET 208之间。结果，D型FET 210的沟道246与E型FET 208的沟道234隔离，这有利地将D型FET 210与E型FET 208解耦。
图3示出了根据本发明一个实施例包括示范性双极性/双FET结构的半导体管芯的截面图。图3中未考虑某些细节和特征，这些对于本领域普通技术人员而言是显而易见的。在图3中，结构300包括衬底304上的双极性/双FET结构302。图3中的结构300对应于图1中的结构100。具体而言，图3中的双极性晶体管306、E型FET 308、D型FET 310、 外延段311，315和317、子集电极312、蚀刻停止段314和324、集电极316、基极318、发射极 320、发射极触点322、发射极帽326、背栅极328、接触区域330，332，342和344、沟道334和 346、沟道段 336，338，340 和 348 以及外延层 350，352，354，356，358，360，362，364 和 366 分别对应于图1中的双极性晶体管106、E型FET 108、D型FET 110、外延段111，115和117、 子集电极112、蚀刻停止段114和124、集电极116、基极118、发射极120、发射极触点122、 发射极帽126、背栅极128、接触区域130，132，142和144、沟道1；34禾口 146、沟道段136，138， 140 和 148 以及外延层 150，152，154，156，158，160，162，164 和 166。而且，图3中的E型FET 308和D型FET 310分别对应于图2中的E型FET 208和 D型FET 210。具体而言，图3中的外延段315，317，370和371、背栅极328、接触区域330， 332，342和344、沟道334和346、沟道段336，338，340和348、源极触点373和376、栅极触点374和377、漏极触点375和378以及隔离区380，381和382分别对应于图2中的外延段215，217，270和271、背栅极228、接触区域230，232，242和244、沟道234和246、沟道段 236，238，240和248、源极触点273和276、栅极触点274和277、漏极触点275和278以及隔离区280,281和282。如图3所示，双极性晶体管306例如能够包括位于隔离区379和380之间的HBT、 位于隔离区380和381之间的E型 Τ 308以及位于隔离区381和382之间的D型FET 310。隔离区380，381和382分别对应于图2中的隔离区280,281和282，隔离区279在组成和形成方面基本类似于隔离区观0，281和观2。图3中还示出，外延段311位于衬底304 上方，子集电极312位于外延层311上方，蚀刻停止段314和集电极触点386位于子集电极 312上方。集电极触点386在组成和形成方面基本类似于源极触点376和漏极触点378，源极触点376和漏极触点378分别对应于图2中的源极触点276和漏极触点278。图3中还示出，集电极316位于蚀刻停止段314上方，基极318位于集电极316和发射极320上方，基极触点384和385位于基极318上方。基极触点384和385在组成和形成方面基本类似于对应于图2中的背栅极触点272的背栅极触点372。图3中还示出， 发射极触点322位于发射极320上方，蚀刻停止段3M位于发射极触点322上方，发射极帽 326位于蚀刻停止段3M上方，发射极触点383位于发射极帽3 上方。发射极触点383在组成和形成方面基本类似于源极触点373和漏极触点375，源极触点373和漏极触点375分别对应于图2中的源极触点273和漏极触点275。图3中还示出，外延段370位于衬底304上方，外延段371位于外延段370上方， 外延段315位于外延段371上方，外延段317位于外延段315，背栅极3 位于外延段317 上方，背栅极触点372和沟道段340位于背栅极3 上方。图3中还示出，沟道段338位于沟道段340上方，沟道段336位于沟道段338上方，接触区域330和332和栅极触点374位于沟道段336上方，源极触点373位于接触区域330上方，漏极触点375位于接触区域332 上方。图3中还示出，沟道段348位于衬底304上方，接触区域342和344以及栅极触点 377位于沟道段348上方，源极触点376位于接触区域342上方，漏极触点378位于接触区域344上方。 在双极性/双FET结构302中，E型FET 308可以由栅极触点374和/或背栅极触点372来控制。在一个实施例中，仅可以由栅极触点374控制E型FET 308。在另一实施例中，仅可以由背栅极触点372来控制E型FET 308。在双极性/双FET结构302中，E型 FET的沟道334位于双极性晶体管306的基极318的上方，D型FET 310的沟道346位于双极性晶体管306的子集电极312下方。于是，D型FET 310的沟道346位于E型FET 308的沟道334下方，这将D型FET 310的沟道346与E型FET的沟道334隔离开。而且，由隔离区381将E型FET 308与D型FET 310隔离开。通过将双极性/双FET结构302中的D型FET 310的沟道346与E型FET 308的沟道334隔离开，将D型FET 310的沟道346从电学和物理上都与E型FET 308的沟道334 解耦。通过将D型FET 310的沟道346与E型FET 308的沟道3；34解耦，将D型FET 310 与E型FET 308解耦。结果，均可以针对特定应用彼此独立地优化E型FET 308和D型FET 310。例如，可以针对逻辑和模拟控制应用优化E型FET 308，而可以针对RF开关应用优化 D 型 FET 310。相反地，在具有位于双极性晶体管子集电极下方的E型和D型FET的常规结构中， 不能在不对D型FET性能造成不利影响的情况下优化E型FET的性能，反之亦然。于是，通过在D型FET上方形成E型FET，其中E型FET与D型FET解耦，本发明的实施例提供了一种双极性/双FET结构，与具有位于双极性晶体管子集电极下方的E型和D型FET的常规结构相比，增大了这种结构的设计灵活性。于是，如上所述，本发明的实施例提供了一种双极性/双FET结构，其包括E型FET 和D型FET，E型FET具有位于诸如HBT的双极性晶体管基极上方的沟道，D型FET具有位于双极性晶体管的子集电极下方的沟道。结果，本发明的实施例提供了一种双极性/IFET 结构，其E型和D型FET彼此在电学和物理上解耦，这样有利地实现了针对具体应用独立优化E型FET和D型FET。结果，本发明提供了一种设计灵活性增大的双极性/双FET结构。从本发明实施例的以上描述可以明了，可以使用各种技术来实施本发明的概念而不脱离其范围。此外，尽管已经具体参考某些实施例描述了本发明的本实施例，本领域的普通技术人员将认识到，可以在形式和细节上做出改变而不脱离本发明的精神和范围。于是， 无论从哪一点来看，所述实施例都被视为例示性而非限制性的。还应理解，本发明不限于这里所述的特定实施例，而是能够进行很多重新布置、修改和置换而不脱离本发明的范围。
权利要求
1.一种位于衬底上的双极性/双FET结构，所述双极性/双FET结构包括位于所述衬底上方的双极性晶体管；位于所述衬底上方的增强型FET和耗尽型FET ；所述增强型FET的沟道位于所述双极性晶体管的基极上方，并且所述耗尽型FET的沟道位于所述双极性晶体管的所述基极下方。
2.根据权利要求1所述的双极性/双FET结构，其中所述增强型FET的所述沟道与所述耗尽型FET的所述沟道隔离开，以便将所述增强型FET与所述耗尽型FET解耦。
3.根据权利要求1所述的双极性/双FET结构，其中所述增强型FET还包括位于所述增强型FET所述沟道下方的背栅极。
4.根据权利要求3所述的双极性/双FET结构，其中所述双极性晶体管的所述背栅极和所述基极均包括同一外延层的一部分。
5.根据权利要求1所述的双极性/双FET结构，其中所述双极性晶体管还包括子集电极，并且其中所述子集电极位于所述耗尽型FET的所述沟道上方。
6.根据权利要求5所述的双极性/双FET结构，其中所述耗尽型FET还包括位于所述耗尽型FET的所述沟道上方的多个接触区域，并且其中所述多个接触区域中的每一个和所述子集电极包括同一外延层的一部分。
7.根据权利要求1所述的双极性/双FET结构，其中所述耗尽型FET还包括位于所述耗尽型FET的所述沟道上方的源极触点和漏极触点，并且其中所述源极触点和漏极触点位于所述双极性晶体管的所述基极下方。
8.根据权利要求1所述的双极性/双FET结构，其中所述增强型FET的所述沟道包括多个沟道段。
9.根据权利要求8所述的双极性/双FET结构，其中所述双极性晶体管还包括位于所述基极上方的发射极，并且其中所述发射极和所述多个沟道段之一均包括同一外延层的一部分。
10.根据权利要求1所述的双极性/双FET结构，其中所述衬底包括砷化镓。
11.一种位于衬底上的双极性/双FET结构，所述双极性/双FET结构包括位于所述衬底上方的双极性晶体管，所述双极性晶体管包括位于集电极上方的基极以及位于所述集电极下方的子集电极；位于所述衬底上方的增强型FET和耗尽型FET ；所述增强型FET的沟道位于所述双极性晶体管的基极上方，并且所述耗尽型FET的沟道位于所述双极性晶体管的所述子集电极下方，从而使所述增强型FET与所述耗尽型FET 解耦。
12.根据权利要求11所述的双极性/双FET结构，其中所述增强型FET还包括位于所述增强型FET的所述沟道下方的背栅极。
13.根据权利要求12所述的双极性/双FET结构，其中所述双极性晶体管的所述背栅极和所述基极均包括同一外延层的一部分。
14.根据权利要求11所述的双极性/双FET结构，其中所述耗尽型FET还包括位于所述耗尽型FET的所述沟道上方的多个接触区域，并且其中所述多个接触区域中的每一个和所述子集电极包括同一外延层的一部分。
15.根据权利要求14所述的双极性/双FET结构，其中所述耗尽型FET还包括位于所述多个接触区域之一上方的源极触点，并且其中所述源极触点位于所述双极性晶体管的所述集电极下方。
16.根据权利要求11所述的双极性/双FET结构，其中所述增强型FET的所述沟道包括多个沟道段。
17.根据权利要求16所述的双极性/双FET结构，其中所述双极性晶体管还包括位于所述基极上方的发射极，并且其中所述发射极和所述多个沟道段之一均包括同一外延层的一部分。
18.根据权利要求11所述的双极性/双FET结构，还包括位于所述双极性晶体管和所述增强型FET之间的隔离区。
19.根据权利要求11所述的双极性/IFET结构，还包括位于所述双极性晶体管和所述耗尽型FET之间的隔离区。
20.根据权利要求11所述的双极性/双FET结构，其中所述衬底包括砷化镓。
全文摘要
根据示范性实施例，一种双极性/双FET结构包括位于衬底上方的双极性晶体管。双极性/双FET结构还包括位于衬底上方的增强型FET和耗尽型FET。在双极性/双FET结构中，增强型FET的沟道位于双极性晶体管的基极上方，耗尽型FET的沟道位于双极性晶体管的基极下方。增强型FET的沟道与耗尽型FET的沟道隔离，以便使增强型FET与耗尽型FET解耦。
文档编号H01L29/73GK102265403SQ200980142274
公开日2011年11月30日 申请日期2009年9月23日 优先权日2008年9月24日
发明者M·孙, P·J·赞帕尔迪 申请人:天工方案公司