半导体装置的互连布线结构及其制造方法

专利名称：半导体装置的互连布线结构及其制造方法
技术领域：
本发明总体涉及半导体装置，以及更特别地，涉及半导体装置的互连布线结构及 其制造方法。
背景技术：
已使用各种技术，在半导体衬底或晶片的有限面积中集成更多电路图案。例如，在 动态随机存取存储(DRAM)装置的情况中，已使用各种技术，将有源区的配置从8F2单元布 局改变成为6F2布局。DRAM装置通常包括用于写入及读取存储器中单元的数据的位线和用于选择数据 所要写入及读取的特定单元的字线。常常使位线与字线配置成彼此垂直。6F2单元布局相 对于字线成斜角地重复配置有源区。具有斜图案的有源区配置成在与位线约成27°夹角的 斜方向上延伸的矩形图案。在此有源区中，布置了包括以约63°的斜方向相交的栅极的字 线，以及位线配置成经由位线接触部及垫电耦接至所述有源区。DRAM装置的存储单元包括单一晶体管及单一电容器，以及所述电容器堆叠在位线 的上部分上。耦接至所述电容器的储存节点的储存节点接触部形成为穿过经过所述位线旁 的绝缘层，以及所述储存节点接触部经由在接触部的下部分中所制备的储存节点接触垫电 耦接至其下的有源区。因为位线之间的间隙由于设计线宽(design rule)的减小而变得更窄，所以变得 很难确保在储存节点接触部与位线之间绝缘的工艺余量(process margin)。当通过自对准 接触(Self Aligned Contact, SAC)工艺形成储存节点接触部时，应该确保位线之间较宽的 间隙，以确保SAC余量。然而，为了确保位线之间的间隙，应该更多地减小位线的临界尺寸 (Critical Dimension,⑶)，可是位线的⑶的这种减小会减少位线与位线接触部之间的重 叠余量(overlay margin)，并导致因接触面积的减小而造成阻抗的增加。为了确保位线与位线接触部之间的更大重叠余量，同时减小位线的CD，可考虑一 种设计狗骨形状的位线布局的方法，其中把要与接触部重叠的位线的中间部分设计成比其 它部分宽。然而。因为很难确保光刻工艺的图案转印的准确性，所以当采用40nm或更小的 单元设计线宽时，狗骨形状很难准确地形成为图案。因此，在位线的形成后所实施的用于储存节点接触部的SAC工艺中，很难提 供在位线上所形成的覆盖层或硬掩模可以充分地分隔接触部的隔离余量(separation margin)。换言之，由于很难以能够确保充分CD的形式图案转印位线，因而难以形成充分尺 寸的覆盖层的CD，因此很难把覆盖层用作在SAC工艺中使接触部彼此隔离的蚀刻或抛光工 艺中的隔离层。会造成下面缺陷因覆盖层的不足CD而产生接触部间的桥接，或者使储存节点接触部与位线接触部因其间的不足间隙余量(gap margin)而互连。

发明内容
在一个实施例中，一种半导体装置的互连布线结构的制造方法包括形成隔离区， 其中所述隔离区在相对于半导体衬底的斜方向配置有源区；形成第一层间绝缘层于有源区 上；形成位线接触部，其中所述位线接触部穿过第一层间绝缘层，以及其中位线接触部耦接 至有源区；形成第二层间绝缘层，其中第二层间绝缘层覆盖位线接触部；通过选择性蚀刻 第二层间绝缘层，形成第一镶嵌沟槽，其中第一镶嵌沟槽使位线接触部的上部分暴露；形成 位线，其中所述位线填充第一镶嵌沟槽；通过选择性蚀刻在位线之间的第二层间绝缘层的 部分和在位线下方的第一层间绝缘层的部分，形成第二镶嵌沟槽，其中第二镶嵌沟槽使有 源区的一部分暴露；附着沟槽间隔物于第二镶嵌沟槽的侧壁上；形成储存节点接触线，其 中所述储存节点接触线填充第二镶嵌沟槽；形成具有线状的掩模，其中所述掩模与储存节 点接触线相交；通过选择性蚀刻通过所述掩模所暴露的储存节点接触线的部分，形成节点 隔离沟，其中所述节点隔离沟将所述储存节点接触线分隔成储存节点接触部；以及形成第 三层间绝缘层，其中第三层间绝缘层填充及绝缘所述节点隔离沟。在另一实施例中，一种半导体装置的互连布线结构的制造方法包括形成第一层 间绝缘层；形成第一位线接触部，其中所述第一位线接触部穿过第一层间绝缘层，以及其 中第一位线接触部与在半导体衬底上的单元区对准；形成第二位线接触部，其中第二位线 接触部穿过第一层间绝缘层，以及其中第二位线接触部与在所述半导体衬底上的周边区对 准；形成第二层间绝缘层，其中第二层间绝缘层覆盖第一位线接触部及第二位线接触部； 通过选择性蚀刻第二层间绝缘层，形成第一及第二镶嵌沟槽，其中第一及第二镶嵌沟槽分 别使第一及第二位线接触部的上部分暴露；形成第一及第二位线，其中第一及第二位线分 别填充第一及第二镶嵌沟槽；通过选择性蚀刻在第一位线之间的第二层间绝缘层的部分 和在第一位线下方的第一层间绝缘层的部分，形成第三镶嵌沟槽，其中第三镶嵌沟槽使在 所述单元区中的所述半导体衬底的部分暴露；附着沟槽间隔物于第三镶嵌沟槽的侧壁上； 形成储存节点接触线，其中所述储存节点接触线填充第三镶嵌沟槽；形成具有线状开口的 掩模，其中所述开口与所述储存节点接触线相交；通过选择性蚀刻通过所述掩模所暴露的 所述储存节点接触线的部分，形成节点隔离沟，其中所述节点隔离沟将所述储存节点接触 线分隔成储存节点接触部；形成第三层间绝缘层，其中第三层间绝缘层填充及绝缘所述节 点隔离沟；形成具有连接至所述储存节点接触部的储存节点的电容器；形成第四层间绝缘 层，其中第四层间绝缘层覆盖所述电容器；形成接触孔，其中所述接触孔穿过在所述半导体 衬底的周边区上的第四及第二层间绝缘层，以及其中所述接触孔与第二位线对准；以及形 成互连接触部，其中所述互连接触部填充所述接触孔。在又一实施例中，一种半导体装置的互连布线结构包括位线接触部，形成为穿过 在半导体衬底上的第一层间绝缘层；位线，形成为与所述位线接触部重叠；储存节点接触 部，配置在位线之间并穿过第一层间绝缘层；沟槽间隔物，位于位线与储存节点接触部之间 的界面中并延伸于位线接触部的侧面上；以及第二层间绝缘层，布置成隔离所述储存节点 接触部。在再一实施例中，一种半导体装置的互连布线结构包括第一及第二位线接触部，
8穿过在半导体衬底上的第一层间绝缘层并分别与所述半导体衬底的单元区和周边区对准； 第一及第二位线，分别与第一及第二位线接触部重叠；储存节点接触部，配置在第一位线之 间并穿过第一层间绝缘层；沟槽间隔物，位于第一位线与所述储存节点接触部之间的界面 中并延伸于第一位线接触部的侧面上；第二层间绝缘层，布置成隔离所述储存节点接触部； 第三层间绝缘层，用于隔离第二位线；电容器，具有连接至所述储存节点接触部的储存节 点；第四层间绝缘层，用于覆盖所述电容器及第三层间绝缘层；以及互连接触部，穿过在所 述半导体衬底的周边区上的第四及第三层间绝缘层并与第二位线对准。


图IA是例示在6F2单元布局中的位线的布局的俯视图。图IB是例示在周边区中的位线的布局的俯视图。图2至21是例示半导体装置的互连布线结构及用于制造所述装置的方法的剖面 图。
具体实施例方式在某些实施例中，可以使用单一镶嵌工艺(damascene process)，形成连接至6F2 单元布局的有源区的位线结构。因此，可以形成具有等于位线接触部的CD的位线并因此， 在位线的蚀刻图案化中获得较大工艺余量。因为位线的布局可以不是实现为狗骨状，而是 实现为直线状，所以可以获得在把位线转印至晶片上或半导体衬底上的光刻工艺中曝光及 显影时的较大工艺余量，以及也可以在伴随的选择性蚀刻工艺中获得较大蚀刻工艺余量。通过沉积导电层及然后分隔所述导电层来形成储存节点接触部，可以获得较大工 艺余量，以及也可以更加可靠地获得在位线与储存节点接触部之间的间隙余量和储存节点 接触部的图案化余量。因此，可以以更稳定的方式实施形成储存节点接触部及位线的工艺。图1A-1B是实例半导体装置的一部分(例如，晶体管)的俯视图，所述半导体装置 包括两条位线-如图IA所示的在单元区中的第一位线330及如图IB所示的在周边区中的 第二位线333。图2至21是示出图1A-1B所示的实例半导体装置的实例互连布线结构的剖 面图。参考图1A，半导体装置可以包括第一有源区101，其中例如依据6F2单元布局配置 第一有源区101。第一有源区101可以沿直线延伸及与栅极200相交。栅极200可以沿与 第一有源区101的直线成斜角的直线延伸。栅极200可以进一步与第一位线330相交，其 中第一位线330可以沿与栅极200的直线垂直的直线延伸。第一位线330可以经由第一位 线接触部310 (在第一位线330与第一有源区101的交点处)电耦接至第一有源区101。在某些实施例中，第一位线接触部310与第一位线330可以具有大致相等的CD。 因为第一位线330的与第一位线接触部310重叠的部分可以具有等于或比第一位线接触部 310的⑶小的⑶，所以可以扩大第一位线接触部310的⑶至与第一位线330的⑶相等的 CD。因为第一位线330可以是直线，所以第一位线330及与第一位线330间隔开的相 邻其它位线可以配置成为以间隔来隔离的多条线的图案。当转印第一位线330的设计布局 至半导体衬底100上时，此图案可能在光刻工艺中造成较高分辨率。因此，因为可以改善在
9光刻工艺中的曝光工艺余量，所以可依据第一位线330的设计布局更精确地形成在半导体 衬底100上所实际形成的图案。参考图1B，在周边区中的第二位线333可以形成于第一位线330的同一层上。在 后续工艺中，深金属接触部900(例如，第一金属接触部(MCl))可与第一位线330对准及连 接。在某些实施例中，因为可设定金属接触部900的⑶为等于第二位线333的⑶的尺寸， 所以可以确保在第二位线333与相邻位线间的较大间隙，并因而增加第二位线333的CD。 在某些实施例中，甚至当金属接触部900与第二位线333未对准时，也可以防止诸如因为此 未对准所造成的在金属接触部900与第一有源区101间短路的缺陷，并因而维持金属接触 部900的⑶尺寸等于第二位线333的⑶尺寸。图2示出沿着图IA的线A-A'的半导体装置的截面及沿着图IA的线B-B'的半 导体装置的截面。为了使第一有源区101与其它区域隔离，可例如依据浅沟槽隔离(STI) 结构，通过形成隔离沟槽及用绝缘层填充所述隔离沟槽，产生隔离区105。可以埋入式栅极 结构形成栅极200，以与第一有源区101相交。栅极结构可以包括与第一有源区101相交及 可以沿着字线的方向形成的栅极沟槽201。栅极沟槽201可以包括例如在栅极沟槽201的 侧壁中及底部上的栅极介电层(未显示)。栅极200可以包括填充该栅极沟槽201的金属层(例如，导电多晶硅层或钨(W) 层)。在形成栅极200的金属层以填充栅极沟槽201后，可以例如通过回蚀刻使栅极的金属 层凹陷，以在栅极沟槽201的上方入口处形成凹部。之后，可以填充所述凹部，以形成覆盖 栅极200的上侧的栅极覆盖层210。可以通过沉积绝缘材料(例如，氧化硅(SiO2))及以平 坦化方法(例如，化学机械抛光(CMP))平坦化所沉积的绝缘材料，形成栅极覆盖层210。因 为可以在埋入半导体衬底100的结构中形成此埋入式栅极200，所以在栅极200的形成后， 可以从半导体衬底100的表面堆叠后续图案。因此，由于可省略在采用栅极堆叠时所采用 的接触垫，所以在用于接触部形成的后续SAC工艺中可以减小接触孔的深度。因此，可以增 加SAC工艺余量。可以在具有埋入式栅极200的半导体衬底100上形成第一停止层301。第一停止 层301可以包括绝缘材料(例如，氮化硅(Si3N4)),所述绝缘材料可以具有不同于氧化硅的 蚀刻速率，并因而对氧化硅有选择性。第一停止层301可以用作蚀刻停止，其可以防止形成 为隔离区105中的绝缘层的氧化硅层在例如针对储存节点接触部所采用的蚀刻工艺期间 损失或毁损。图3是沿着图IA的线A-A'的半导体装置的剖面的剖面图。可以在第一停止层 301之上形成包括氧化硅层的第一层间绝缘层410。可以在第一层间绝缘层410之上沉积 第一硬掩模层511 (例如，非晶碳层)。再者，在第一硬掩模层511之上可以沉积第二硬掩模 层513(例如，氮氧化硅(SiON)层)。在第二硬掩模层513上可以形成例如以曝光工艺所 产生的第一光致抗蚀剂图案515。第二硬掩模层513 (例如，SiON层)因而可以用作防止第 一硬掩模层511 (例如，非晶碳层)与第一光致抗蚀剂图案515的层间反应的层。第一硬掩 模层511 (例如，非晶碳层)可以用作主硬掩模。第一光致抗蚀剂图案515可以具有使与图 IA所示的第一位线接触部310的部分相对应的第二硬掩模层513的部分暴露的开口。图4例示沿着图IA的线A-A'的半导体装置的剖面及沿着图IB的线D-D'的半 导体装置的剖面。可以使用第一光致抗蚀剂图案(图3的515)作为蚀刻掩模，通过选择性蚀刻构图第二硬掩模层513及第一硬掩模层511，以形成第一硬掩模图案511及513。可以 选择性蚀刻在第一硬掩模图案511及513下方的由第一硬掩模图案511及513所暴露的第 一层间绝缘层410的部分，以形成可以使在单元区中的第一有源区101的一部分暴露的第 一位线接触孔411。此时，也可以形成可暴露在周边区中的第二有源区103的第二位线接触 孔413。当把在周边区上所形成的第一光致抗蚀剂图案形成为使与第二有源区103重叠的 部分暴露的图案且也把第一硬掩模图案511及513 (包括第一及第二硬掩模层511及513) 构图成开放与第二有源区103重叠的部分时，通过使用第一硬掩模图案511及513作为蚀 刻掩模的选择性蚀刻工艺在周边区上形成第二位线接触孔413。参考图5，可以选择性移除第一硬掩模图案511及513，然后可以在第一及第二位 线接触孔411及413可以穿过的第一层间绝缘层410上沉积用于孔间隔物的层。之后， 可以回蚀刻或各向异性干式蚀刻所述孔间隔物层，以形成可以附着至第一及第二位线接 触孔411及413的内壁的孔间隔物320。孔间隔物320可以包括绝缘材料(例如，氮化硅 (Si3N4))，所述绝缘材料可以具有不同于第一层间绝缘层410的蚀刻速率，以获得期望的蚀 刻选择性。孔间隔物320的⑶可以依孔间隔物层的沉积厚度而定。通过控制沉积厚度，可控 制孔间隔物320的CD，所述沉积厚度可以控制通过孔间隔物320所暴露的第一及第二位线 接触孔411及413的⑶。亦即，通过控制孔间隔物320的层的厚度，可以控制第一及第二位 线接触孔411及413的⑶。因此，可以在形成第一及第二位线接触孔411及413时获得较
大余量。参考图6，可以形成导电层311，所述导电层311可以填充附着有孔间隔物320的 第一及第二位线接触孔411及413。可以通过使用合适的回蚀刻或CMP技术的平坦化工艺 来实施节点隔离。因此，可以形成第一位线接触部310及第二位线接触部313，第一位线接 触部310及第二位线接触部313可以分别填充第一及第二位线接触孔411及413。当以使 用CMP的平坦化工艺来实施节点隔离时，可以抛光及移除在孔间隔物320的上部分中的平 滑轮廓的端部，以使第一及第二位线接触部310及313的上⑶等于下⑶。利用此CMP工 艺，因为可以通过孔间隔物320来防止第一及第二位线接触部310及313的上⑶变成比下 ⑶宽，所以可以更准确地控制接触部310及313。参考图7，可以在贯穿地形成有第一及第二位线接触部310及313的第一层间绝缘 层410上形成第二停止层523，因而防止第一层间绝缘层410在后续工艺期间被蚀刻或侵 蚀。第二停止层523可以包括氮氧化硅(SiON)层，以及为了蚀刻选择性可以在其上形成非
晶碳层。可以在第二停止层523上形成第二层间绝缘层430。可以将第二层间绝缘层430 形成为目标层，当形成第一位线(例如，图IA所示的第一位线330)及第二位线(图IB所示 的第二位线333)时，可以在所述目标层上实施镶嵌工艺。第二层间绝缘层430可以包括氧 化硅层。为了形成用于在第二层间绝缘层430中形成镶嵌沟槽的蚀刻掩模，可以在第二层 间绝缘层430之上形成第三硬掩模层531 (包括非晶碳层)，以及可以在第三硬掩模层531 之上形成第四硬掩模层533 (包括氮氧化硅(SiON)层)。可以在第四硬掩模层533上形成例如通过曝光工艺所产生的第二光致抗蚀剂图 案535。第四硬掩模层533 (例如，SiON层)可以用作防止第三硬掩模层531 (例如，非晶碳
11层)与第二光致抗蚀剂图案535之间的层间反应的层，以及第三硬掩模层531 (例如，非晶 碳层)可以用作主硬掩模。第二光致抗蚀剂图案535可以具有开口，所述开口可以使与图 IA所示的第一位线330的部分及图IB所示的第二位线333的部分相对应的第四硬掩模层 533的部分暴露。可以改善在用于构图第二光致抗蚀剂图案535的曝光及显影工艺中的曝光分辨 率。因为以由间隔所分隔的线条的规则阵列来配置位线330及333，所以可以在转印此阵列 或图案的光刻工艺中获得较高分辨率，因而实现对图案形状的较高保真度。因此，第二光致 抗蚀剂图案535可以形成具有例如40nm或更小的设计线宽的装置中所需的细小尺寸的图案。参考图8，可以通过使用第二光致抗蚀剂图案(例如，图7所示的第二光致抗蚀剂 图案535)作为蚀刻掩模的选择性蚀刻来构图第四硬掩模层533及第三硬掩模层531，以形 成第二硬掩模图案531及533。可以选择性蚀刻在第二硬掩模图案531及533下方的由第 二硬掩模图案531及533所暴露的第二层间绝缘层430的部分，以形成可以使在单元区中 的第一位线接触部310暴露的第一镶嵌沟槽433及可以使在周边区中的第二位线接触部 313暴露的第二镶嵌沟槽434。可以实施用于形成第一及第二镶嵌沟槽433及434的蚀刻工艺，以使第二停止层 523暴露。可以进一步实施额外蚀刻工艺，以移除第二停止层523的暴露部分。亦即，第二 停止层523可以作为镶嵌蚀刻工艺可以被终止的蚀刻停止点。即使第一及第二镶嵌沟槽 433及434的每一个与第一及第二位线接触部310及313未对准，但是因为镶嵌蚀刻工艺 在第二停止层523处终止，所以可以防止例如因镶嵌蚀刻工艺所造成的、在第二停止层523 下方的第一层间绝缘层410的部分被侵蚀的缺陷。因此，当使第一及第二镶嵌沟槽433及 434各自分别与第一及第二位线接触部310及313对准时，可以获得较宽对准余量。因此， 可以扩大用于形成位线(例如，图IA所示的第一位线330及图IB所示的第二位线333)的 工艺余量。此时，因为随同第一镶嵌沟槽一起在周边区上形成了第二镶嵌沟槽434，所以可以 同时以单一光掩模在单元区及周边区中形成位线330及333。因此，当采用在单元区上和在 周边区上使用隔离蚀刻工艺的位线构图工艺来形成位线330及333时，相较于需要使用不 同光掩模用于单元区和周边区的情况，可以减少光掩模的数目。参考图9，可以选择性移除第二硬掩模图案531及533，并且可以形成分别部分填 充第一及第二镶嵌沟槽433及434的第一位线330及第二位线333。可以沉积及然后回蚀 刻填充第一及第二镶嵌沟槽433及434的导电层(例如，诸如钨(W)层的金属层)，以实施 节点隔离。此时，可以在钨层下方进一步形成阻挡金属层作为界面层。阻挡金属层可以由 包括钛(Ti)、氮化钛(TiN)或氮化钽(TaN)的层所形成。可以实施在第一及第二镶嵌沟槽433及434内形成第一位线330及第二位线333 的回蚀刻工艺，使得第一及第二位线330及333凹陷，以便并不是完全填充(而是局部地填 充)第一及第二镶嵌沟槽433及434。因此，可以在第一及第二位线330及333的上侧上形 成凹陷的凹部435。参考图10，位线覆盖层335可以填充在第一及第二位线330及333的上侧上的凹 部435。可以通过沉积绝缘层(例如，氮化硅，其具有相对于氧化硅的蚀刻选择性)及然后
12使用例如CMP来平坦化，形成位线覆盖层335。位线覆盖层335可以用于保护第一及第二位 线330及333的上侧。在某些实施例中，因为位线330及333的形状可以形成为跟随第一及第二镶嵌沟 槽433及434，所以可以不需要选择性蚀刻导电层(例如，钨层)的工艺。因此，可以排除在 蚀刻导电层时所伴随的平滑侧壁轮廓，以便位线330及333的侧壁具有垂直轮廓。因为可 以不是通过选择性蚀刻而是通过沟槽433及434的采用来构图位线330及333，所以可以实 现在位线330及333之间的更规则间隙。也可以更可靠地实现位线330及333之间的电气 隔罔。参考图11，可以开放单元区的单元开放掩模555可以被形成。单元开放掩模555 可以开放单元区以及掩护周边区，以便可以只在单元区上实施用于形成储存节点接触部的 后续工艺。可保持此单元开放掩模555，以便防止周边区中的第二层间绝缘层430的部分在 于单元区中形成储存节点接触部的后续工艺期间被侵蚀。在单元区中所剩下的第二层间绝缘层430的部分可以使用单元开放掩模555作为 蚀刻掩模来选择性蚀刻，以被移除。此时，可以实施所述选择性蚀刻工艺，以便使位于第二 层间绝缘层430下方的第二停止层523暴露。S卩，第二停止层523可以在移除第二层间绝 缘层430的蚀刻工艺中作为蚀刻停止点。因为可以通过第二停止层523终止蚀刻，所以可 有效地防止因侵蚀而造成在第二停止层523下方的第一层间绝缘层410的损失。周边区中的第二位线333由于通过第二层间绝缘层430的剩余部分被隔离，所以 可以使其绝缘。然而，可以使第一位线330的侧壁暴露。通过在第一位线330间所剩下的 第二层间绝缘层430的选择性移除，可以在第一位线330间形成在第一位线330的方向延 伸的第三镶嵌沟槽436。第三镶嵌沟槽436可以在其两侧设置有第一位线330作为侧壁。 此时，因为位线覆盖层335可以出现在第一位线330的上侧，所以可以防止轮廓的损毁，并 因而可以维持第一位线330的初始形状。图12例示图IA中示出的实例半导体装置沿着线A-A'所取截面。所述实例半导 体装置包括位线间隔物341，所述位线间隔物341可以覆盖及掩护第一位线330的暴露的 侧壁。可以沉积用于位线间隔物341的层，以及然后，可以实施用于形成间隔物的蚀刻工艺 (例如，各向异性蚀刻)。位线间隔物341可以起到防止第一位线330暴露并因而被侵蚀性 损坏的作用。可使用相对于在位线间隔物341下方的第一层间绝缘层410的氧化硅具有蚀 刻选择性的氮化硅来形成位线间隔物341。图13例示图IA所示的实例半导体装置沿着线A-A'磁C-C'所取的截面。通 过位线间隔物341及位线覆盖层335保护第一位线330，可以选择性蚀刻及移除第三镶嵌沟 槽436的底部。可以选择性蚀刻被暴露于第三镶嵌沟槽436的第二停止层523的部分及在 第二停止层523下方的层间绝缘层410的部分，以扩大第三镶嵌沟槽436的深度。于是，可 以扩大第三镶嵌沟槽436的深度，以便使有源区101的表面暴露。可以实施此用于扩大第 三镶嵌沟槽436的深度的蚀刻工艺，以便可以通过第一停止层301终止蚀刻。之后，可以选 择性移除暴露于扩大的第三镶嵌沟槽436的第一停止层301的部分，以使在第一停止层301 下方的有源区101的部分暴露。此时，与有源区101相交的栅极200可以通过栅极覆盖层 210被保护并因而可以被掩护，以便不会暴露于第三镶嵌沟槽436。参考图14，可以在扩大的第三镶嵌沟槽436的侧壁上形成沟槽间隔物345。可经
13由氮化硅层的沉积及间隔物蚀刻来形成此沟槽间隔物345。沟槽间隔物345可以堆叠在位 线间隔物341上，并且与位线间隔物一起，可以起到掩护第一位线330的作用。沟槽间隔物 345也可以用于使第一位线接触部310与第三镶嵌沟槽436隔离及绝缘。由于沟槽间隔物 345的采用，甚至当第一位线330与第一位线接触部310重叠和/或未对准时，也可以可靠 地防止第一位线接触部310暴露于第三镶嵌沟槽436。参考图15，可以沉积及然后以CMP工艺平坦化可以填充第三镶嵌沟槽436的、用 于储存节点接触部的层(例如，导电多晶硅层)，以实施节点隔离。可以实施CMP工艺，直 到使位线覆盖层335暴露为止，以便通过位线覆盖层335实施层的节点隔离。因此，可以 使储存节点接触线600节点隔离，以填充第三镶嵌沟槽436。可以通过位线间隔物341及 沟槽间隔物345使储存节点接触线600与第一位线接触部310及第一位线330隔离及绝 缘。因为不仅采用位线间隔物341而且也采用沟槽间隔物345，所以甚至当第一位线接触 部310与第一位线330未对准时，也可以使储存节点接触线600与第一位线接触部310及 第一位线330绝缘。因此，可以使形成第一位线330时与第一位线接触部310的对准余量 (alignment margin)具有较大容许度，且因此可以扩大形成第一位线330时的工艺余量 (process margin)。参考图16及17，可以实施用于将储存节点接触线600分隔成为储存节点610的选 择性蚀刻工艺。可以形成储存节点接触部掩模700 (其可以与储存节点接触线600相交)， 以与第一位线330垂直地相交。可以进一步使储存节点接触部掩模700因为开口部701而 形成为具有与栅极200重叠的部分。可使此储存节点接触部掩模700形成为包括光致抗蚀 剂图案，以及因为开口部701可以具有线状并延伸以与栅极200重叠，所以可以改善该光致 抗蚀剂图案的曝光时的曝光分辨率。可以选择性蚀刻及移除暴露于储存节点接触部掩模700的开口部701的储存节点 接触线600的部分，以在第一位线330的延伸方向对储存节点接触线600实施节点隔离。此 时，亦可以在栅极200的延伸方向使储存节点接触线600节点隔离，这是因为可以通过CMP 工艺使储存节点接触线600利用布置于其间的第一位线330事先节点隔离。因此，可以通 过第一位线330及由蚀刻所形成的隔离沟601使储存节点接触部610节点隔离。可以通过 选择性蚀刻来蚀刻出隔离沟601，直到使在隔离沟601下方的半导体衬底100的部分暴露为 止。因此，因为可以通过隔离沟601的形成来分隔储存节点接触部610，所以可以根本排除 在SAC工艺中可能产生的构图缺陷(例如，桥接)。参考图18，可以沉积及化学机械抛光(CMP)可填充隔离沟601的第三层间绝缘层 651，以便使储存节点接触部610的上表面暴露。可以通过第三层间绝缘层651使储存节点 接触部610相对于栅极200的延伸方向隔离及绝缘。可以通过位线间隔物341及沟槽间隔 物345使储存节点接触部610与第一位线330隔离及绝缘。可以通过孔间隔物320及沟槽 间隔物345使储存节点接触部610与第一位线接触部310隔离及绝缘。由于此双间隔物结构，可以更可靠地实现储存节点接触部610与第一位线接触部 310之间以及储存节点接触部610与第一位线330之间的隔离。甚至当在第一位线330与 第一位线接触部310间的重叠中产生未对准时，也可以有效地防止储存节点接触部610与 第一位线330的自对准，以及因而防止与第一位线接触部310短路。因此，虽然第一位线 330的⑶可以设计成等于第一位线接触部310的⑶，但是可以有效地防止因第一位线330与第一位线接触部310之间的未对准所造成的电短路。因此，可以以更稳定工艺形成第一 位线330及储存节点接触部610。图19例示图IA所示的实例半导体装置沿着线A-A'磁C-C'所取的截面。可 以形成电连接至储存节点接触部610上的电容器的储存节点820。储存节点820可具有圆 柱形状，以便增加所述电容器的电容量。在储存节点820的底部，可形成支撑层810(包括 氮化硅层)，支撑层810可以支撑储存节点820及用作蚀刻停止点。在此储存节点820上可 以形成介电层(未显示)及平板节点(未显示)，由此获得电容器。在获得电容器之后，可 形成第四层间绝缘层830 (包括氧化硅)，第四层间绝缘层830可以覆盖所述电容器。图20例示图IA所示的实例半导体装置沿着线A-A'及D-D'所取的截面。在实 施电容器的形成工艺后，可以形成金属接触孔890，所述金属接触孔890穿过第四层间绝缘 层830且与在金属接触孔890下方的第二位线333对准。如图IB所例示，可以设计在周边 区中的第二位线333，使得第二位线333的与金属接触部900接触的部分可以具有相对宽的 CD,以便与金属接触部900耦接。金属接触孔890可以形成用于互连金属接触部(图IB的 900)，互连金属接触部用于电耦接要在第四层间绝缘层830上形成的金属线(未显示)和 其下的第二位线333。通过选择性蚀刻第四层间绝缘层830的与在周边区中的第二位线333重叠的部 分，可以形成金属接触孔890。亦可以蚀刻因第四层间绝缘层830的蚀刻而在其下方暴露的 支撑层810的暴露部分。亦可以蚀刻因支撑层810的蚀刻而在其下方暴露的、位于第二位 线333上的覆盖层335，以使第二位线333的上表面暴露。当金属接触孔890与第二位线333确实重叠时，金属接触孔890可以实质使第二 位线333的上表面暴露。然而，当金属接触孔890与第二位线333未对准时，可以通过形成 金属接触孔890的蚀刻工艺对第二位线333的侧部实施额外蚀刻。因而，可以扩大金属接 触孔890，以使在金属接触孔890下方的第二有源区103或相邻于第二有源区103的栅极 暴露。在某些实施例中，第二停止层523可以出现在第二位线333的侧部中，该第二停止层 523可以覆盖及掩护第一层间绝缘层410。此第二停止层523可以起到防止用于形成金属接触孔890的蚀刻工艺持续进行至 在金属接触孔890下方的第一层间绝缘层410。因而，金属接触孔890可以只蚀刻至使第二 位线333的侧面暴露，但是可以防止金属接触孔890扩大到暴露其下方的第二有源区103。 因此，因为可以解决在金属接触孔890与第二位线333之间未对准的问题，所以可以获得较 宽对准余量。因此，如图IB所例示，可减小第二位线333的⑶至等于金属接触部900的⑶ 的尺寸，该金属接触部900可以形成用于填充金属接触孔890。当发生因未对准所造成的短路时，第二位线333的⑶可以扩大，以便比金属接触 部900的⑶大例如23nm。在此情况中，可以相对地减小不与金属接触部900对准的第二位 线333的其他部分的⑶，及可减小得到的最小间距至114nm。因此，在第二位线333的图案 化时所容许的构图余量可以变小。在某些实施例中，因为可以减小第二位线333的CD，使得 它具有等于金属接触部900的CD的尺寸，所以可相对地扩大不与金属接触部900对准的第 二位线333的其他部分的⑶。因此，可将最小间距扩大至132nm及因而，可以依据最小间距 的增加来改善工艺余量。参考图21，可以形成用于填充金属接触孔890的金属接触部。甚至当用于金属接触部900的金属接触孔890与第二位线333未对准时，金属接触孔890也可以形成仅仅用 于构成第二位线333的侧面，以及可以防止金属接触孔890扩大至半导体衬底100。因为 可以使第二位线333的侧面暴露于金属接触孔890，所以尽管未对准，也可以不减少在用于 填充金属接触孔890的金属接触部900与第二位线333之间的接触面积，以及因而，可以防 止接触阻抗的增加。可通过沉积诸如钨(W)的金属材料及以例如CMP平坦化等实施节点隔 离，来形成此金属接触部900。可以在第四层间绝缘层830上形成耦接至金属接触部的金属 线(未显示)。因此，所述金属线可以构成半导体装置的互连线。在某些实施例中，可以在形成储存节点接触部610时更可靠地实现接触部610之 间的节点隔离，以及因而，可以防止储存节点接触部610之间的桥接现象。采用一种使用位 线间隔物341及沟槽间隔物345的双间隔物结构，可以防止位线330与储存节点接触部610 之间的短路及储存节点接触部610与位线接触部310之间的短路。因此，可以获得用于形 成储存节点接触部610的工艺的较宽的余量。甚至当发生位线333与金属接触部900之间 的未对准时，也可以通过采用停止层523来防止在金属接触部900与其下的半导体衬底100 或栅极200之间发生短路。因此，可以减小位线333的与金属接触部900对准的部分的CD 及因而，获得用于构图位线333的工艺的更大余量。虽然已以特定实施例来描述半导体装置的本发明互连布线结构及其制造方法，但 是本领域技术人员将明显易知，在没有脱离本公开的精神及范围内可以实施各种变更及修 改，所述变更及修改将仍然落在所附权利要求的范围内。
权利要求
一种半导体装置的互连布线结构的制造方法，所述方法包括形成隔离区，其中所述隔离区在相对于半导体衬底的斜方向配置有源区；形成第一层间绝缘层于所述有源区上；形成位线接触部，其中所述位线接触部穿过第一层间绝缘层，以及所述位线接触部耦接至所述有源区；形成第二层间绝缘层，其中第二层间绝缘层覆盖所述位线接触部；通过选择性蚀刻第二层间绝缘层来形成第一镶嵌沟槽，其中第一镶嵌沟槽使所述位线接触部的上部分暴露；形成位线，其中所述位线填充第一镶嵌沟槽；通过选择性蚀刻在所述位线之间的第二层间绝缘层的部分和在所述位线下方的第一层间绝缘层的部分来形成第二镶嵌沟槽，其中第二镶嵌沟槽使所述有源区的一部分暴露；附着沟槽间隔物于第二镶嵌沟槽的侧壁上；形成储存节点接触线，其中所述储存节点接触线填充第二镶嵌沟槽；形成具有线状的掩模，其中所述掩模与所述储存节点接触线相交；通过选择性蚀刻以所述掩模所暴露的所述储存节点接触线的部分来形成节点隔离沟，其中所述节点隔离沟将所述储存节点接触线分隔成储存节点接触部；以及形成第三层间绝缘层，其中第三层间绝缘层填充及绝缘所述节点隔离沟。
2.如权利要求1的方法，进一步包括形成埋入式栅极，其中所述埋入式栅极延伸以与 所述有源区相交。
3.如权利要求2的方法，其中形成埋入式栅极的步骤包括 形成栅极沟槽，其中所述栅极沟槽与所述有源区相交；形成用于栅极的金属层，其中所述金属层局部地填充所述栅极沟槽； 形成覆盖层于所述金属层上，其中所述覆盖层填充栅极的剩余部分；以及 形成第一停止层于所述半导体衬底上，其中第一停止层覆盖栅极覆盖层。
4.如权利要求1的方法，其中形成位线接触部的步骤包括 形成位线接触孔，其中所述位线接触孔穿过第一层间绝缘层；在所述位线接触孔的侧壁上形成用于控制所述位线接触部的临界尺寸的孔间隔物； 形成导电层，其中所述导电层填充所述位线接触孔；以及 通过平坦化所述导电层来实施节点隔离。
5.如权利要求4的方法，其中所述节点隔离包括对所述导电层进行化学机械抛光，以 便抛光及移除所述孔间隔物的上端。
6.如权利要求1的方法，进一步包括形成第二停止层，其中第二停止层在第一层间绝 缘层与第二层间绝缘层之间的界面中延伸，以覆盖所述位线接触部，使得在第一镶嵌沟槽 的形成时第二停止层被检测为蚀刻停止点。
7.如权利要求6的方法，进一步包括形成具有连接至所述储存节点接触部的储存节点的电容器； 形成第四层间绝缘层，其中第四层间绝缘层覆盖所述电容器； 形成接触孔，其中所述接触孔穿过在所述半导体衬底的周边区上的第四层间绝缘层及 第二层间绝缘层，以及其中所述接触孔与第二位线对齐，以及其中第二停止层防止所述接触孔穿过第一层间绝缘层；以及形成互连接触部，其中所述互连接触部填充所述接触孔。
8.如权利要求1的方法，其中形成第二镶嵌沟槽的步骤包括形成具有非晶碳层及氮氧化硅SiON层的硬掩模于第二层间绝缘层上；以及 选择性蚀刻通过所述硬掩模所暴露的第二层间绝缘层的部分。
9.如权利要求1的方法，其中形成位线的步骤包括 形成导电层，其中所述导电层填充第一镶嵌沟槽；通过实施回蚀刻，在所述导电层上形成凹陷的凹部，以使所述位线的上表面比第二层 间绝缘层的表面低；以及形成位线覆盖层，其中所述位线覆盖层填充所述凹部，以覆盖及保护所述位线的上表
10.如权利要求9的方法，其中形成第二镶嵌沟槽的步骤包括形成单元开放掩模，其中所述单元开放掩模使在所述单元区中的第二层间绝缘层的部 分暴露；选择性蚀刻通过所述单元开放掩模所暴露的第二层间绝缘层的部分及所述位线覆盖层；形成位线间隔物于通过第二层间绝缘层的所述部分所暴露的所述位线的侧壁上；以及 选择性蚀刻通过所述位线间隔物所暴露的第一层间绝缘层的部分。
11.如权利要求10的方法，其中所述沟槽间隔物延伸，以便附着至所述位线间隔物的侧壁。
12.如权利要求10的方法，其中形成储存节点接触线的步骤包括 形成导电多晶硅层，其中所述导电多晶硅层填充第二镶嵌沟槽；以及通过化学机械抛光所述多晶硅层来实施节点隔离，以便暴露所述位线覆盖层。
13.一种用于制造半导体装置的互连布线结构的方法，所述方法包括 形成第一层间绝缘层；形成第一位线接触部，其中第一位线接触部穿过第一层间绝缘层，以及其中第一位线 接触部与在半导体衬底上的单元区对齐；形成第二位线接触部，其中第二位线接触部穿过第一层间绝缘层，以及其中第二位线 接触部与在所述半导体衬底上的周边区对齐；形成第二层间绝缘层，其中第二层间绝缘层覆盖第一位线接触部及第二位线接触部； 通过选择性蚀刻第二层间绝缘层，形成第一及第二镶嵌沟槽，其中第一及第二镶嵌沟 槽分别使第一及第二位线接触部的上部分暴露；形成第一及第二位线，其中第一及第二位线分别填充第一及第二镶嵌沟槽； 通过选择性蚀刻在第一位线之间的第二层间绝缘层的部分和在第一位线下方的第一 层间绝缘层的部分，形成第三镶嵌沟槽，其中第三镶嵌沟槽使在所述单元区中的所述半导 体衬底的部分暴露；附着沟槽间隔物于第三镶嵌沟槽的侧壁上；形成储存节点接触线，其中所述储存节点接触线填充第三镶嵌沟槽；形成具有线状开口的掩模，其中所述开口与所述储存节点接触线相交；通过选择性蚀刻通过所述掩模所暴露的所述储存节点接触线的部分，形成节点隔离 沟，其中所述节点隔离沟将所述储存节点接触线分隔成储存节点接触部； 形成第三层间绝缘层，其中第三层间绝缘层填充及绝缘所述节点隔离沟； 形成具有连接至所述储存节点接触部的储存节点的电容器； 形成第四层间绝缘层，其中第四层间绝缘层覆盖所述电容器； 形成接触孔，其中所述接触孔穿过在所述半导体衬底的周边区上的第四及第二层间绝 缘层，以及其中所述接触孔与第二位线对齐；以及形成互连接触部，其中所述互连接触部填充所述接触孔。
14.如权利要求13的方法，进一步包括形成隔离区，其中所述隔离区在相对于所述半导体衬底的斜方向配置第一有源区于半 导体衬底的单元区中，以及在所述半导体衬底的周边区中配置第二有源区；以及 形成埋入式栅极，所述埋入式栅极延伸以与有源区相交。
15.如权利要求14的方法，其中形成埋入式栅极的步骤包括 形成栅极沟槽，其中所述栅极沟槽与第一有源区相交；形成金属层，其中所述金属层填充所述栅极沟槽的一部分；形成覆盖层于所述金属层上，其中所述覆盖层填充所述栅极沟槽的剩余部分；以及形成第一停止层于所述半导体衬底上，其中第一停止层覆盖栅极覆盖层。
16.如权利要求13的方法，其中形成第一及第二位线接触部的步骤包括 形成穿过第一层间绝缘层的位线接触；形成用于控制第一及第二位线接触部的临界尺寸的孔间隔物于所述位线接触孔的侧壁上；形成导电层，其中所述导电层填充所述位线接触孔；以及 通过平坦化所述导电层，实施节点隔离。
17.如权利要求13的方法，进一步包括形成第二停止层，其中第二停止层在第二层间 绝缘层与第一层间绝缘层间的界面中覆盖第一及第二位线接触部。
18.如权利要求17的方法，其中第二停止层包括氮氧化硅SiON，以便第二停止层在第 一及第二镶嵌沟槽的形成时提供蚀刻停止点。
19.如权利要求13的方法，其中形成第一及第二位线的步骤包括 形成导电层，其中所述导电层填充第一及第二镶嵌沟槽；通过实施回蚀刻，在所述导电层上形成凹陷的凹部，以使第一及第二位线的上表面比 第二层间绝缘层的表面低；以及形成位线覆盖层，其中所述位线覆盖层填充所述凹部，以覆盖及保护第一及第二位线 的上表面。
20.如权利要求13的方法，其中形成第三镶嵌沟槽的步骤包括形成单元开放掩模，其中所述单元开放掩模使在所述单元区中的第二层间绝缘层的部 分暴露；选择性蚀刻通过所述单元开放掩模所暴露的第二层间绝缘层的部分； 形成位线间隔物于通过第二层间绝缘层的所述部分所暴露的第一位线的侧壁上；以及 选择性蚀刻通过所述位线间隔物所暴露的第一层间绝缘层的部分。
21.一种半导体装置的互连布线结构，包括位线接触部，形成为穿过在半导体衬底上的第一层间绝缘层； 位线，形成为与所述位线接触部重叠；储存节点接触部，配置在所述位线之间且穿过第一层间绝缘层； 沟槽间隔物，位于所述位线与所述储存节点接触部间的界面中且延伸于所述位线接触 部的侧面上；以及第二层间绝缘层，布置用于隔离所述储存节点接触部。
22.如权利要求21的半导体装置的互连布线结构，进一步包括隔离区，其中所述隔离区在相对于所述半导体衬底的斜方向配置有源区于所述半导体 衬底的单元区中；以及埋入式栅极，与所述有源区相交。
23.如权利要求22的半导体装置的互连布线结构，其中在所述隔离区中，所述有源区 根据6F2单元布局来配置。
24.如权利要求22的半导体装置的互连布线结构，进一步包括 栅极覆盖层，用于覆盖及保护所述埋入式栅极；以及第一停止层，延伸于所述半导体衬底上，以覆盖所述栅极覆盖层。
25.如权利要求21的半导体装置的互连布线结构，进一步包括位于所述位线接触部的 侧壁上的孔间隔物。
26.如权利要求21的半导体装置的互连布线结构，进一步包括位于所述沟槽间隔物与 所述位线间的位线间隔物。
27.如权利要求26的半导体装置的互连布线结构，进一步包括位于所述位线间隔物与 第一层间绝缘层间的界面中的第二停止层。
28.如权利要求21的半导体装置的互连布线结构，进一步包括 电容器，具有连接至所述储存节点接触部的储存节点；第三层间绝缘层，用于覆盖所述电容器；以及互连接触部，穿过第三层间绝缘层且与在所述半导体衬底的周边区上的所述位线的部 分对齐。
29.一种半导体装置的互连布线结构，包括第一及第二位线接触部，穿过在半导体衬底上的第一层间绝缘层及分别与所述半导体 衬底的单元区和周边区对齐；第一及第二位线，分别与第一及第二位线接触部重叠； 储存节点接触部，配置在第一位线之间及穿过第一层间绝缘层； 沟槽间隔物，位于第一位线与所述储存节点接触部间的界面中及延伸于第一位线接触 部的侧面上；第二层间绝缘层，布置用于隔离所述储存节点接触部；第三层间绝缘层，用于隔离第二位线；电容器，具有连接至所述储存节点接触部的储存节点；第四层间绝缘层，用于覆盖所述电容器及第三层间绝缘层；以及互连接触部，穿过在所述半导体衬底的周边区上的第四及第三层间绝缘层且与第二位线对齐。
全文摘要
一种半导体装置的互连布线结构及其制造方法，所述制造方法包括形成隔离区于半导体衬底中，所述隔离区在斜方向配置有源区；通过选择性蚀刻第二层间绝缘层，形成第一镶嵌沟槽，第一镶嵌沟槽开放位线接触部的上部分；形成位线，所述位线填充第一镶嵌沟槽；通过选择性蚀刻在位线之间的第二层间绝缘层的部分和在位线下方的第一层间绝缘层的部分，形成第二镶嵌沟槽，第二镶嵌沟槽使所述有源区的部分暴露；附着沟槽间隔物于第二镶嵌沟槽的侧壁上；形成填充第二镶嵌沟槽的储存节点接触线。
文档编号H01L27/108GK101937877SQ20101000428
公开日2011年1月5日 申请日期2010年1月20日 优先权日2009年6月29日
发明者姜春守 申请人:海力士半导体有限公司