专利名称：分栅型非易失性存储器及其制造方法
技术领域：
本发明涉及半导体制作技术领域，具体涉及一种分栅型非易失性存储器及其制造
方法。
背景技术：
非易失性存储器(Non-volatile Memory, NVM)是一种具有M0S晶体管结构的存 储单元，因具有可多次进行数据的存入，读取，抹除等特性，且存入的数据在断电之后也不
会消失，因此被广泛应用于个人计算机和电子设备。然而，随着半导体组件朝小型化逐渐发 展，存储器的尺寸也随着线宽减少而縮小，连带使得非挥发性存储器中的源极对浮置栅极 的耦合面积大幅降低。 通常，非易失性存储器一般包括源区、漏区、沟道区、控制栅和浮栅。浮栅结构是非 易失性存储单元的MOS晶体管与普通MOS晶体管最主要的区别，其在这种存储单元结构中 起到存储电荷的作用，使得存储单元在断电的情况下依然能够保持所存储的信息，从而使 得这种存储器有非易失性的特点。目前，非易失性存储器的浮栅结构包括叠栅或分栅结构， 参考附图l所示，为现有的一种分栅结构的非易失性存储器的结构示意图，所述的非易失 性存储器包括半导体衬底10 ;位于半导体衬底10上的两个分离的结构单元，所述结构单 元包括依次位于半导体衬底上的耦合介质层11、浮栅12、隔离介质层13和支撑介质层14， 其中所述的浮栅外侧面为尖角形状；位于两个分离的结构单元之间的半导体衬底10内的 源极17 ;位于两个分离的耦合介质层11、浮栅12、隔离介质层13内侧壁的第一侧壁层15 ; 填充两个分离的结构单元之间的间隙的耦合传导层16 ;位于两个分离的结构单元外侧壁 和所述结构单元外侧半导体衬底上，呈L型的隧道介质层18 ;位于L型的隧道介质层外侧 的控制栅极19 ;位于控制栅极外侧半导体衬底内的漏极20。 随着非易失性存储器尺寸的变小，浮栅的尺寸也随之縮小，在其它条件不变的情 况下，源极对浮栅的电荷的耦合面积减小，从而影响非易失性存储单元编程能力，导致非易 失性存储单元性能下降。
发明内容
本发明要解决的技术问题在于，提供一种分栅型非易失性存储器及其制造方法， 以提高非易失性存储器源极与浮栅结构之间的耦合效率。
本发明提供一种分栅型非易失性存储器，包括
半导体衬底； 位于半导体衬底上的两个分离的结构单元，所述结构单元包括依次位于半导体衬
底上的耦合介质层、浮栅、隔离介质层，第一耦合传导层和支撑介质层； 位于两个分离的结构单元之间的半导体衬底内的源极； 位于两个分离的耦合介质层、浮栅、隔离介质层以及部分第一耦合传导层内侧壁 的第一侧壁层；
填充两个分离的结构单元之间的间隙，并与第一耦合传导层电接触的第二耦合传 导层； 位于两个分离的结构单元外侧壁和所述结构单元外侧半导体衬底上，呈L型的隧 道介质层； 位于L型的隧道介质层外侧的控制栅极；
位于控制栅外侧半导体衬底内的漏极。
本发明还提供一种分栅型非易失性存储器的制作方法，包括 提供半导体衬底，在所述的半导体衬底上依次形成耦合介质层，第一传导层，隔离 介质层，第一耦合传导层以及刻蚀阻挡层；
在所述的刻蚀阻挡层上形成开口 ；
在所述开口的侧壁形成支撑介质层； 以所述刻蚀阻挡层和支撑介质层为掩膜，刻蚀第一耦合传导层，隔离介质层，第一 传导层以及耦合介质层至暴露除半导体衬底，形成两个分离的包括支撑介质层、第一耦合 传导层，隔离介质层，第一传导层和耦合介质层的结构单元； 以所述刻蚀阻挡层和支撑介质层为掩膜，在半导体衬底内进行第一离子注入，形 成源极； 在两个分离的耦合介质层、第一传导层、隔离介质层以及部分第一耦合传导层的 内侧壁形成第一侧壁层； 在两个分离的结构单元之间的间隙中填充第二耦合传导层，第二耦合传导层与第 一耦合传导层电接触； 在所述的第二耦合传导层以及支撑介质层的表面形成保护层；
去除刻蚀阻挡层； 以所述保护层为掩膜，去除其它位置的第一耦合传导层，隔离介质层，第一传导层 以及耦合介质层，至暴露出半导体衬底，刻蚀后保留的第一传导层作为半导体器件的浮栅； 去除所述保护层； 在两个分离的结构单元外侧壁以及结构单元外侧的半导体衬底上形成呈L型的 隧道介质层； 在所述隧道介质层的外侧形成控制栅极； 在控制栅外侧的半导体衬底内进行离子注入，形成漏极。 该结构通过增加源极与浮栅的交叠面积，可以提高源极与浮栅的电荷耦合作用， 从而提高该存储器单元的编程能力。 与现有技术相比，本发明所述的分栅型非易失性存储器及其制作方法增大了源极 和浮栅之间的耦合面积，提高该存储器单元的编程能力。
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目 的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按 比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了层和区域的厚度。
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图1为现有技术中分栅型非易失性存储器的结构示意图； 图2至图14为本发明分栅型非易失性存储器的制作方法各步骤的截面结构示意 图。
具体实施例方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明 的具体实施方式
做详细的说明。 在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以 很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况 下做类似推广。因此本发明不受下面公开的具体实施的限制。
实施例一 参考附图13所示，为本实施例所提供的一种分栅型非易失性存储器的结构示意 图，包括 半导体衬底100 ;位于半导体衬底上的两个分离的结构单元，所述结构单元包括 依次位于半导体衬底上的耦合介质层101、浮栅102、隔离介质层103，第一耦合传导层104 和支撑介质层106 ;位于两个分离的结构单元之间的半导体衬底内的源极107 ;位于两个分 离的耦合介质层101、浮栅102、隔离介质层103以及部分第一耦合传导层104内侧壁的第 一侧壁层108 ;填充两个分离的结构单元之间的间隙，并与第一耦合传导层电接触的第二 耦合传导层109 ;位于两个分离的结构单元外侧壁和所述结构单元外侧半导体衬底上，呈L 型的隧道介质层111 ;位于L型的隧道介质层外侧的控制栅极112 ;位于控制栅外侧半导体 衬底内的漏极113。 所述的分栅型非易失性存储器通过增加与第二耦合传导层电接触的第一耦合传 导层，并通过第二耦合传导层与半导体衬底内的源极电连接，从而增大了源极和浮栅之间 的耦合面积，提高了该存储器的编程能力。 由于本实施例所述的分栅型非易失性存储器增大了源极和浮栅之间的耦合面积， 因此，其耦合电容增加，当存储器单元进行编程时，源极加高压(7-9V)，通过耦合电容，浮栅 的电压也被提高(至4-5V)，浮栅的高压大大增大了沟道中运动的电子成为热电子跃入浮 栅的几率(电子"漏极"到"源极")，电子跃入浮栅并使浮栅电势降低至浮栅下方的沟道关 闭是则完成了写入的过程。 源极耦合电容越大，则能浮栅被耦合的电压越高，写入的能力越强，。或者说在保 持原来写入的能力不变的情况下，源极与浮栅下方的耦合面积可以越小，从而可以縮小存 储单元的面积。
实施例二 本实施例提供一种分栅型非易失性存储器的制作方法，包括如下步骤 步骤Sl，参考附图2所示，提供半导体衬底IOO，所述半导体衬底100的材料例如
单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)等。本实施例中，所
述的半导体衬底内已经形成有用于隔离有源区的隔离结构，所述隔离结构优选的为浅沟槽
隔离结构(STI)。本实施例所述的分栅型非易失性存储器即形成于两个相邻的STI之间的
有源区内。
继续参考附图2，在所述的半导体衬底100上依次形成耦合介质层101，第一传导 层102，隔离介质层103，第一耦合传导层104以及刻蚀阻挡层105 ; 耦合介质层101的材料可以是氧化硅(Si02)或氮氧化硅(SiNO)，优选的例如氧化 硅。随着器件的特征尺寸的进一步縮小，耦合介质层101的材料优选为高介电常数(高K) 材料，能够减小器件的漏电流。所述的高介电常数材料优选的是氧化铪、氧化锆和氧化铝。
所述耦合介质层101的制作工艺例如为化学气相沉积(CVD)、等离子体增强型化 学气相沉积(PECVD)工艺或者热氧化法等，优选为化学气相沉积工艺。本实施例中，耦合介 质层101的厚度范围为50埃至150埃。 所述的第一传导层102的材料例如为多晶硅或掺杂金属杂质的多晶硅，金属杂质 至少包括一种金属(例如钛、钽、钨等)以及金属硅化物，还可以是可以存储电荷同时在高 压下可以重新释放电子的非金属材料，例如氮化硅等。形成第一传导层102的方法包括化 学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强型化学气相沉积(PECVD)工艺。为 了获得较好的电学性能，通常在多晶硅材料中掺杂杂质粒子，例如n型杂质磷或者P型杂质 B。本实施例中，第一传导层102的厚度范围为200埃至400埃。 所述的隔离介质层103用于将第一传导层102与第一耦合传导层电绝缘，因此，可 以选用任意绝缘材料，例如氧化硅，氮化硅，氮氧化硅中的任意一种或者几种的组合。制作 工艺例如为化学气相沉积法，本实施例中，隔离介质层103的厚度范围为50埃至150埃。
第一耦合传导层104通过第二耦合传导层与源极导通，以扩大源极区域的面积， 其材料例如为N型或者P型掺杂的多晶硅或掺杂金属杂质的多晶硅，其掺杂类型原则上与 半导体衬底以及第二耦合传导层的掺杂类型相同。其制作工艺例如为化学气相沉积工艺， 本实施例中，第一耦合传导层104的厚度范围为600埃至1500埃。 刻蚀阻挡层105用于在随后的刻蚀工艺中作为掩膜层，保护其下面的膜层不被刻 蚀，其材料例如为氮化硅层等，其制作工艺例如为化学气相沉积工艺，厚度范围例如为2000 埃至4000埃。 步骤S2，参考附图3所示，在所述的刻蚀阻挡层105上形成开口 ；在所述的刻蚀阻 挡层105上形成开口的工艺可以是本领域技术人员熟知的任何现有技术，例如采用旋涂 工艺在刻蚀阻挡层105上形成光刻胶层，然后采用曝光，显影工艺处理所述光刻胶层，去除 设定区域上的光刻胶，形成光刻胶开口 ，最后以光刻胶为掩膜，刻蚀所述刻蚀阻挡层105，将 光刻胶上的开口图案转移到刻蚀阻挡层105上。 步骤S3，参考附图4所示，在所述开口的侧壁形成支撑介质层106 ;所述的支撑介 质层106位于开口的两个侧壁，外围轮廓为弧形，其形成工艺与半导体制作工艺中侧墙的 形成工艺近似，例如为在所述的开口内沉积绝缘材料，然后，采用等离子刻蚀工艺刻蚀所 述绝缘材料，所述的等离子体刻蚀工艺中同时进行化学刻蚀和物理轰击，去除开口中间部 分的绝缘材料，刻蚀工艺完成后，就会在开口的两个侧壁形成弧形支撑介质层106。
所述的支撑介质层106的材料为氧化硅，氮化硅或者氮氧化硅中的任意一种或者 几种的组合。但所述的支撑介质层106与刻蚀阻挡层105不同的材料，以避免在之后去除 刻蚀阻挡层105时同时过多地影响到支撑介质层106，从而影响存储单元的形状。
步骤S4，参考附图5所示，以所述刻蚀阻挡层105和支撑介质层106为掩膜，刻蚀 第一耦合传导层104，隔离介质层103，第一传导层102以及耦合介质层101至暴露除半导体衬底100，形成两个分离的包括支撑介质层106、第一耦合传导层104，隔离介质层103，第 一传导层102和耦合介质层101的结构单元； 所述的刻蚀工艺例如为等离子干法刻蚀或者反应离子刻蚀，也可以选用湿法刻蚀 工艺。刻蚀过程中根据膜层材料的变化，变换不同的刻蚀剂，其为本领域技术人员熟知的现 有技术，在此不再赘述。 步骤S5，参考附图6所示，以所述刻蚀阻挡层105和支撑介质层106为掩膜，在半 导体衬底100内进行第一离子注入，形成源极107 ; 所述的第一离子例如为包含第三主族元素的离子例如硼离子，氟化硼离子等，还
可以是包含第五主族元素的离子例如磷离子，砷离子等，根据半导体衬底中阱的掺杂类型
以及所述的存储器件的类型，可以选用不同的掺杂离子。具体的注入工艺也可以根据工艺
设计的需要进行调整，因此，本文不局限于任一具体数值或者数值范围。 步骤S6，参考附图7所示，在两个分离的耦合介质层101、第一传导层102、隔离介
质层103以及部分第一耦合传导层104的内侧壁形成第一侧壁层108 ; 所述的第一侧壁层108用于隔离第一传导层102和随后形成的第二耦合传导层，
并隔离部分第一耦合传导层104和第二耦合传导层，其材料为氧化硅，氮化硅或者氮氧化
硅中的任意一种或者几种的组合。 第一侧壁层108在沟道长度方向的宽度范围为200埃至500埃，以保证隔离性能， 以及随后形成的源极的面积和第二耦合传导层与源极之间的接触面积。在垂直于沟道长度 方向，第一侧壁层108的厚度大于耦合介质层IOI，第一传导层102和隔离介质层103的厚 度之和，但是小于耦合介质层IOI，第一传导层102、隔离介质层103和第一耦合传导层104 的厚度之和，以保证随后形成的第二耦合传导层与第一耦合传导层之间产生电接触。
步骤S7，参考附图8所示，在两个分离的结构单元之间的间隙中填充第二耦合传 导层109，第二耦合传导层109与第一耦合传导层104电接触； 所述的第二耦合传导层109电连接第一耦合传导层104和源极导通，以扩大源极 区域的面积，其材料例如为N型或者P型掺杂的多晶硅或掺杂金属杂质的多晶硅，其掺杂类 型原则上与半导体衬底以及第一耦合传导层的掺杂类型相同。其制作工艺例如为首先采用 化学气相沉积工艺在两个分离的结构单元之间的间隙中填充掺杂的多晶硅材料，随后采用 CMP工艺处理所述多晶硅材料，直至露出部分支撑介质层。 步骤S8，参考附图9所示，在所述的第二耦合传导层以及支撑介质层的表面形成 保护层110; 所述的保护层110的作用在于随后的刻蚀工艺中保护所述的两个分离的结构单
元以及位于其中的第二耦合传导层，材料例如为氧化硅或者氮化硅等。 步骤S9，参考附图IO所示，去除刻蚀阻挡层105 ;采用湿法刻蚀工艺去除所述的刻
蚀阻挡层，所述的湿法刻蚀采用的刻蚀剂例如为热磷酸。 步骤S10，参考附图ll所示，以所述保护层IIO为掩膜，去除其它位置的第一耦合 传导层104，隔离介质层103，第一传导层102以及耦合介质层IOI，至暴露出半导体衬底 IOO，刻蚀后保留的第一传导层102作为半导体器件的浮栅；所述的去除上述膜层的工艺例 如为刻蚀工艺，具体的工艺步骤可以参考步骤S4中对刻蚀工艺的描述。最后去除所述的保 护层IIO，去除所述保护层110的工艺例如为湿法刻蚀或者CMP工艺。
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步骤S11，参考附图12所示，在两个分离的结构单元外侧壁以及结构单元外侧的 半导体衬底上形成呈L型的隧道介质层111 ; 所述的隧道介质层用于半导体衬底与控制栅，浮栅与控制栅，以及第一耦合传导 层104与控制栅之间的绝缘和隔离，并且作为分栅型非易失性存储器的隧道氧化层，以实 现存储器的读写等编程操作。其材料例如为氧化硅，其厚度范围为80埃至200埃。
步骤S12，参考附图13所示，在所述隧道介质层的外侧形成控制栅极112。所述的 控制栅极112的材料例如为多晶硅或掺杂金属杂质的多晶硅，金属杂质至少包括一种金属 (例如钛、钽、钨等)以及金属硅化物。形成控制栅极112的方法可以是本领域技术人员熟 知的任何现有技术，例如首先采用包括化学气相沉积(CVD)或者等离子体增强型化学气相 沉积(PECVD)工艺在隧道介质层的外侧沉积多晶硅，随后采用等离子刻蚀工艺去除部分多 晶硅，形成控制栅。 步骤S13，参考附图14所示，在控制栅外侧的半导体衬底内进行离子注入，形成漏 极113。所述形成漏极的工艺可以是本领域技术人员熟知的任何现有技术，可参考源极的形 成工艺，在此不再赘述。 本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技 术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保 护范围应当以本发明权利要求所界定的范围为准。
权利要求
一种分栅型非易失性存储器，其特征在于，包括半导体衬底；位于半导体衬底上的两个分离的结构单元，所述结构单元包括依次位于半导体衬底上的耦合介质层、浮栅、隔离介质层，第一耦合传导层和支撑介质层；位于两个分离的结构单元之间的半导体衬底内的源极；位于两个分离的耦合介质层、浮栅、隔离介质层以及部分第一耦合传导层内侧壁的第一侧壁层；填充两个分离的结构单元之间的间隙，并与第一耦合传导层电接触的第二耦合传导层；位于两个分离的结构单元外侧壁和所述结构单元外侧半导体衬底上，呈L型的隧道介质层；位于L型的隧道介质层外侧的控制栅极；位于控制栅外侧半导体衬底内的漏极。
2. 根据权利要求1所述的分栅型非易失性存储器，其特征在于，所述的第一耦合传导 层的厚度为600-1500埃。
3. 根据权利要求1所述的分栅型非易失性存储器，其特征在于，所述的第一耦合传导 层的材料为多晶硅。
4. 根据权利要求1所述的分栅型非易失性存储器，其特征在于，所述的第二耦合传导 层的材料为多晶硅。
5. 根据权利要求1所述的分栅型非易失性存储器，其特征在于，所述的浮栅以及控制 栅的材料为多晶硅。
6. 根据权利要求1所述的分栅型非易失性存储器，其特征在于，所述的耦合介质层，隔 离介质层，第一侧壁层以及隧道介质层的材料为氧化硅。
7. —种分栅型非易失性存储器的制作方法，包括提供半导体衬底，在所述的半导体衬底上依次形成耦合介质层，第一传导层，隔离介质 层，第一耦合传导层以及刻蚀阻挡层； 在所述的刻蚀阻挡层上形成开口； 在所述开口的侧壁形成支撑介质层；以所述刻蚀阻挡层和支撑介质层为掩膜，刻蚀第一耦合传导层，隔离介质层，第一传导 层以及耦合介质层至暴露除半导体衬底，形成两个分离的包括支撑介质层、第一耦合传导 层，隔离介质层，第一传导层和耦合介质层的结构单元；以所述刻蚀阻挡层和支撑介质层为掩膜，在半导体衬底内进行第一离子注入，形成源极；在两个分离的耦合介质层、第一传导层、隔离介质层以及部分第一耦合传导层的内侧 壁形成第一侧壁层；在两个分离的结构单元之间的间隙中填充第二耦合传导层，第二耦合传导层与第一耦 合传导层电接触；在所述的第二耦合传导层以及支撑介质层的表面形成保护层； 去除刻蚀阻挡层；以所述保护层为掩膜，去除其它位置的第一耦合传导层，隔离介质层，第一传导层以及 耦合介质层，至暴露出半导体衬底，刻蚀后保留的第一传导层作为半导体器件的浮栅；去除 所述保护层；在两个分离的结构单元外侧壁以及结构单元外侧的半导体衬底上形成呈L型的隧道 介质层；在所述隧道介质层的外侧形成控制栅极； 在控制栅外侧的半导体衬底内进行离子注入，形成漏极。
8. 根据权利要求7所述的分栅型非易失性存储器的制作方法，其特征在于，所述的第 一耦合传导层的材料为多晶硅。
9. 根据权利要求7所述的分栅型非易失性存储器的制作方法，其特征在于，所述的第 一耦合传导层的厚度为600-1500埃。
10. 根据权利要求7所述的分栅型非易失性存储器的制作方法，其特征在于，所述的第 二耦合传导层的材料为多晶硅。
11. 根据权利要求7所述的分栅型非易失性存储器的制作方法，其特征在于，所述的浮 栅以及控制栅的材料为多晶硅。
12. 根据权利要求7所述的分栅型非易失性存储器的制作方法，其特征在于，所述的耦 合介质层，隔离介质层，第一侧壁层以及隧道介质层的材料为氧化硅。
全文摘要
一种分栅型非易失性存储器，包括半导体衬底；位于半导体衬底上的两个分离的结构单元，所述结构单元包括依次位于半导体衬底上的耦合介质层、浮栅、隔离介质层，第一耦合传导层和支撑介质层；位于两个分离的结构单元之间的半导体衬底内的源极；位于两个分离的浮栅结构、隔离介质层以及部分第一耦合传导层内侧壁的第一侧壁层；填充两个分离的结构单元之间的间隙，并与第一耦合传导层电接触的第二耦合传导层；位于两个分离的结构单元外侧壁和所述结构单元外侧半导体衬底上，呈L型的隧道介质层；位于L型的隧道介质层外侧的控制栅极；位于控制栅外侧半导体衬底内的漏极。所述结构提高了该存储器的编程能力。
文档编号H01L21/8247GK101777561SQ20101002270
公开日2010年7月14日 申请日期2010年1月12日 优先权日2010年1月12日
发明者江红 申请人:上海宏力半导体制造有限公司