专利名称：Eeprom器件及其制造方法
技术领域：
本发明涉及半导体制集成电路制造领域，尤其是涉及一种EEPROM器件，本发明还 涉及该EEPROM器件的制造方法。
背景技术：
如图1所示，为现有EEPROM器件的结构示意图，包括了形成于硅衬底上的源区、 漏区、以及栅极。所述源区通过源极弓I出，所述漏区通过漏极弓I出，硅衬底上源区和漏区之 间的部分为形成沟道的沟道区，所述栅极包括了一多晶硅浮栅以及一多晶硅控制栅，所述 多晶硅浮栅通过一浮栅氧化层和所述衬底相隔离，通过一控制栅氧化层和所述多晶硅控制 栅相隔离，所述多晶硅控制栅接栅极电极。现有EEPROM器件的多晶硅浮栅是导体，不具有 局部俘获电荷的特点，因此不能利用热电子分别在器件的的源端以及漏端注入电荷而分别 改变源、漏两端的状态，因为不管在哪一端注入电荷，其结果是整个多晶硅浮栅都注入了电 荷，即只能读取器件的开和关的状态来确定“0”或“1”，即只能实现一位数据的存储。以现有N型EEPROM器件为例，其硅衬底为P型、其源漏为N型，其具体工作原理如 下1、编程当栅极以及漏极为高电位，源极以及硅衬底为低电位时，由于在漏端会发 生热电子注入(HCI)，因此热电子越过浮栅氧化层的势垒进入多晶硅浮栅并被俘获，而这些 电子的注入能够起到改变器件阈值电压Vt的作用，从而来区分器件的状态。2、读取当器件四端即栅极、源极、漏极和硅衬底的电位都为零时，其能带图如图 2A所示，如B点所示为源区和硅衬底形成的PN结势垒、如A点所示为漏区和硅衬底形成的 PN结势垒，这两个势垒相同，且电子在源和硅衬底之间的跃迁几率与漏和硅衬底间的跃迁 几率相同，因此源漏间的电流Ids为0。当栅极电压(Vgs)大于阈值电压一(Vtl)，漏极电压(Vds)为正且和栅极电压 (Vgs)的差大于阈值电压一时(即Vgs > VtLVgs-Vds > Vtl)，源极和硅衬底接地时，所述 EEPROM器件工作在线性区，由于栅极电压的作用，使源区和漏区之间的P型硅衬底即沟道 区全部反型为N型并形成N型沟道，源漏间的势垒变小，在漏极的正向电压作用下，电子从 源区到漏区漂移形成源漏电流Ids，器件处于导通状态。当栅极电压(Vgs)大于阈值电压一(Vtl)，而漏极电压(Vds)和栅极电压(Vgs)的 差小于阈值电压一时(即Vgs > Vtl, Vgs-Vds < Vtl)，源极和硅衬底接地时，所述EEPROM 器件工作在饱和区，其能带图如图2B所示，可见，由于漏端的外接高电位，如A点所示，所述 漏区和硅衬底件的势垒增大了，且同时A点电势能也下降了。如B点所示，由于栅极高压的 作用，使P型硅衬底表面反型为N型，所述在B点处势垒由PN结的高势垒变为N型源区和N 型沟道区的低势垒，同时由于漏端电压的作用，B点的电位相对于源端升高，其电势能下降， 因此电子会从源区流入沟道中，由于存在沟道电阻，所以沟道中的电势会逐渐升高，当沟道 电子进入漏端和硅衬底的PN结时，电子会在强电场的作用下漂移进入漏区，从而形成源漏 电流Ids，器件处于导通状态。
当漏端电压继续增加，使漏端PN结耗尽区电场继续增加，会在漏端即A点处会发 生热电子注入多晶硅浮栅中，由于所述多晶硅浮栅为导体，从A点注入到所述多晶硅浮栅 的电子会迁移到B点上方的多晶硅浮栅中，这样整个沟道区上方的多晶硅浮栅中都有电子 注入，这些注入电子会屏蔽所述栅极加的正电压，并提高器件的阈值电压，这时的阈值电压 为阈值电压二(Vt2)。当栅极电压大于阈值电压一、而小于阈值电压二时，所述沟道区的P 型衬底不能反型，在源端即B点处存在一势垒，从而阻止了电子在源漏间流动，器件处于关 断状态。3.擦除利用F-N擦除。
发明内容
本发明所要解决的技术问题是提供一种EEPROM器件，能够缩小器件的特征尺寸、 提高器件的集成度，能够实现单个器件的2位数据存储、提高器件的存储密度，还能够提高 器件的可靠性；为此，本发明还提供一种EEPROM器件的制造方法。为解决上述技术问题，本发明提供的EEPROM器件，包括一源区、一漏区和一沟道 区，所述源区和漏区形成于硅衬底上，沟道区处于源区和漏区之间的，所述源区和漏区掺杂 相同并在所述沟道区两侧呈镜像对称结构；一多晶硅浮栅，形成于所述沟道区上方，所述多 晶硅浮栅和所述沟道区通过一浮栅氧化层相隔离，所述多晶硅浮栅在沟道方向分为互相用 介质层隔离且在所述隔离介质层两侧呈镜像对称的多晶硅浮栅一和多晶硅浮栅二，所述多 晶硅浮栅一和多晶硅浮栅二分别靠近所述源区和漏区；一多晶硅控制栅，形成于所述多晶 硅浮栅上方并通过一控制栅介质层和所述多晶硅浮栅相隔离。所述多晶硅浮栅一和多晶硅 浮栅二的在沟道方向的宽度通过侧墙工艺来定义，所述隔离介质层的宽度通过所述侧墙之 间的距离来定义；所述多晶硅浮栅一和多晶硅浮栅二的宽度精度能达到5纳米。所述控制 栅介质层为氧化硅单层结构或氧化硅_氮化硅_氧化硅多层结构，所述控制栅介质层的一 部分也作为所述多晶硅浮栅一和多晶硅浮栅二的所述隔离介质层。本发明提供的所述EEPROM器件的制造方法，包括如下步骤步骤一、用热氧化工艺生长一层浮栅氧化层、用化学气相淀积工艺生长第一层多 晶硅，所述浮栅氧化层的厚度为50-120埃，所述第一层多晶硅的厚度为0. 1-0. 5微米。步骤二、用化学气相淀积工艺生长介质层一，其厚度由工艺需要进行调整。所述介 质层一为单层或者多层结构的组合，如为用TEOS工艺生长的氧化硅层、用HTO工艺生长的 氧化硅层、氧化硅层_多晶硅层的双层结构；所述介质层一的厚度为500-3000埃。步骤三、用光刻工艺定义所述EEPROM器件的多晶硅浮栅区域，在所述多晶硅浮栅 区域形成一光刻胶窗口，其它区域用光刻胶保护；用反应离子刻蚀工艺将所述多晶硅浮栅 区域的第一层多晶硅上的介质层一刻蚀掉，停在所述第一层多晶硅上，随后进行去胶及清 洗。步骤四、再用化学气相淀积工艺淀积一层氮化硅，该氮化硅层的厚度根据所述多 晶硅浮栅一和多晶硅浮栅二所需要的最小特征宽度进行调整。所述多晶硅浮栅一和多 晶硅浮栅二所需要的最小特征宽度的范围为40-150纳米，所述氮化硅层的厚度对应为 50-300 纳米。步骤五、用反应离子刻蚀工艺将氮化硅层去除并在所述介质层一的侧壁形成氮化硅侧墙，由该氮化硅侧墙的宽度定义所述多晶硅浮栅一和多晶硅浮栅二的最小特征宽度。步骤六、用反应离子刻蚀的干法或湿法刻蚀工艺将所述介质层一去除，并用反应 离子刻蚀的干法刻蚀工艺将所述第一层多晶硅去除并停在所述浮栅氧化层上，其中由所述 氮化硅侧墙保护的所述第一层多晶硅保留。
步骤七、用反应离子刻蚀的干法或湿法刻蚀工艺将所述氮化硅侧墙去除，并停在 所保留的所述第一层多晶硅上。步骤八、用光刻工艺在所保留的所述第一层多晶硅上的所述多晶硅浮栅一和多晶 硅浮栅二的外围多晶硅部分形成光刻胶窗口，其它区域用光刻胶保护；再用反应离子刻蚀 将所述外围多晶硅刻蚀掉并停在所述浮栅氧化层上，随后进行去胶及清洗，从而形成所述 多晶硅浮栅一和多晶硅浮栅二。步骤九、用化学气相淀积工艺淀积一层控制栅介质层，所述控制栅介质层的厚度 满足能完全填充所述所述多晶硅浮栅一和多晶硅浮栅二的间隙。所述控制栅介质层为氧化 硅单层结构或氧化硅_氮化硅_氧化硅多层结构，所述控制栅介质层的厚度为300-800埃。步骤十、用化学气相淀积工艺生长第二层多晶硅，接着光刻定义所述EEPROM器 件的栅极区域，在所述栅极区域形成一光刻胶保护层，接着用反应离子刻蚀工艺刻蚀所述 第二层多晶硅，并停在所述控制栅介质层上，去除光刻胶及清洗，从而形成所述多晶硅控制 栅。步骤^^一、进行轻掺杂源漏区注入、侧墙工艺、源漏注入从而形成所述EEPROM器 件。本发明的EERPOM器件的多晶硅浮栅分为了用介质层隔离且镜像对称的多晶硅浮 栅一和多晶硅浮栅二，而所述多晶硅浮栅一和多晶硅浮栅二的宽度能用侧墙工艺来定义， 而所述多晶硅浮栅一和多晶硅浮栅二间的距离却能用侧墙的间距来定义。由于不管是侧墙 本身的宽度还是其间距都可以做得很小且可以灵活调整，这样就使得本发明的EEPROM器 件单元尺寸更小，提高了集成度；且由于本发明的EEPROM器件的一个存储单元能够存储两 位数据的信息，因此能够提高芯片的存储密度、相对大大缩小芯片的面积。另外用于存储信 息的所述多晶硅浮栅一和多晶硅浮栅二是物理上完全被隔离的，因此能够避免存储信息时 常见的数据合并或丢失(DataMerge/Loss)现象，从而提升了可靠性。
下面结合附图和具体实施方式
对本发明作进一步详细的说明图1是现有EEPROM器件的结构示意图；图2A是现有N型EEPROM器件的能带示意图一；图2B是现有N型EEPROM器件的能带示意图二 ；图3是本发明EEPROM器件的结构示意图；图4A是本发明实施例EEPROM器件的能带示意图一；图4B是本发明实施例EEPROM器件的能带示意图二 ；图5-图14是本发明EEPROM器件制造过程中的结构示意图。
具体实施例方式如图3所示，为本发明EEPROM器件的结构示意图，包括一源区、一漏区和一沟道 区，所述源区和漏区形成于硅衬底上，沟道区处于源区和漏区之间的，所述源区和漏区掺杂 相同并在所述沟道区两侧呈镜像对称结构；一多晶硅浮栅，形成于所述沟道区上方，所述多 晶硅浮栅和所述沟道区通过一浮栅氧化层相隔离，所述多晶硅浮栅在沟道方向分为互相用 介质层隔离且在所述隔离介质层两侧呈镜像对称的多晶硅浮栅一和多晶硅浮栅二，所述多 晶硅浮栅一和多晶硅浮栅二分别靠近所述源区和漏区；一多晶硅控制栅，形成于所述多晶 硅浮栅上方并通过一控制栅介质层和所述多晶硅浮栅相隔离。所述多晶硅浮栅一和多晶硅 浮栅二的在沟道方向的宽度通过侧墙工艺来定义，所述隔离介质层的宽度通过所述侧墙之 间的距离来定义；所述多晶硅浮栅一和多晶硅浮栅二的宽度精度能达到5纳米。所述控制 栅介质层为氧化硅单层结构或氧化硅_氮化硅_氧化硅多层结构，所述控制栅介质层的一 部分也作为所述多晶硅浮栅一和多晶硅浮栅二的所述隔离介质层。所述EEPROM的工作原理为，以N型EEPROM实施例为例说明如下
1、编程当栅极电压大于阈值电压、漏极接一较高的正电压而使源极和硅衬底接 地时，则所述正电压会使所述EEPROM近漏端的沟道区的耗尽区内产生很强的电场，该强电 场的作用下使器件发生热电子注入效应，这时电子会注入到靠近漏端的所述多晶硅浮栅二 中，而对所述多晶硅浮栅一来说，由于其被所述隔离介质层隔离，漏端注入的电子不会进入 所述多晶硅浮栅一中，而只是局限在所述多晶硅浮栅二中。由于所述EEPROM是具有镜像对 称的结构，所以源漏的电位互相交换，则能够在源端发生热电子注入并只注入到所述多晶 硅浮栅一中。经过上述注入后，能够改变所述EEPROM器件的阈值电压(Vt)，从而区分出所 述EEPROM器件所处的不同状态。2、读取当器件四端即栅极、源极、漏极和硅衬底的电位都为零时，其能带图如图 4A所示，如B点所示为源区和硅衬底形成的PN结势垒、如A点所示为漏区和硅衬底形成的 PN结势垒，这两个势垒相同，且电子在源和硅衬底之间的跃迁几率与漏和硅衬底间的跃迁 几率相同，因此源漏间的电流Ids为0。若此时漏极和栅极同时接高电位，其能带图如图4B所示，由于漏极的外接高电 位，漏极与硅衬底之间的势垒(B点)增大许多；另一方面，由于栅极的高电位使得P硅衬底 反型成N型，从而源极与硅衬底之间的势垒由于硅衬底的反型也有所降低(B点)，只是下降 的幅度没有A点来得多。尽管如此，这也使得源端的电子能够克服B点的势垒高度从而越 迁到A直至漏极，形成从漏极到源极的电流。由以上可以看出，漏极与源极之间到底是否有电流，不取决于漏端的势垒A，而是 取决于源端的势垒B。因此即使A点初始状态由于热电子注入到多晶硅浮栅二中，使得A点 的电势能比B点的要来得高，但一旦在漏极和栅极加高电位，则A点的电势能由于漏极外接 高电位仍会大大低于B点，则器件同样会导通。所以，若要读A点的状态，则必须源极与漏 极对调，在栅极和源极接高电位，才能读到A点的状态(比如导通为1，不通则为0)。同理 在漏极和栅极加高电位实际上读到的是B点的状态。利用以上的分析，如果我们定义所述EEPROM器件的状态为AB，则可以在栅极=源 极=1(高电位)的情况下读取A的0或者1 ；在栅极=漏极=1(高电位)的情况下读取B 的0或者1，从而通过两次读取得到所述EEPROM器件00/01/10/11四个状态。
另外的优点是，由于多晶硅浮栅完全被氧化层隔开，具有局部俘获电荷的能力，即 使沟道长度L过小，即多晶硅浮栅一距离多晶硅浮栅二很近，多晶硅浮栅二俘获的电荷也 不能够越迁到多晶硅浮栅一，使得当由于HCI注入电子到多晶硅浮栅二时，仅仅A点的电势 能升高，B的电势能保持不变，能够继续保持多晶硅浮栅的局部俘获电荷的特性。这样的话， 当我们在栅极=漏极=1(高电位)的情况下读取B点的状态时，不会由于A点的热电子注 入误读为B点有热电子注入，从而误读B的状态，即发生数据合并(Data merge)或者数据 丢失(Data Loss). 3、擦除利用F-N擦除。以上为本发明EEPROM器件结构及其工作原理的说明，下面说明本发明EEPROM器 件的制造方法。如图5-图14所示，本本发明EEPROM器件的制造方法包括如下步骤步骤一、如图5所示，用热氧化工艺生长一层浮栅氧化层、用化学气相淀积工艺 生长第一层多晶硅，所述浮栅氧化层的厚度为50-120埃，所述第一层多晶硅的厚度为 0. 1-0. 5 微米。步骤二、如图6所示，用化学气相淀积工艺生长介质层一，其厚度由工艺需要进行调 整。所述介质层一为单层或者多层结构的组合，如为用TEOS工艺生长的氧化硅层、用HTO工 艺生长的氧化硅层、氧化硅层_多晶硅层的双层结构；所述介质层一的厚度为500-3000埃。步骤三、如图7所示，用光刻工艺定义所述EEPROM器件的多晶硅浮栅区域，在所述 多晶硅浮栅区域形成一光刻胶窗口，其它区域用光刻胶保护；用反应离子刻蚀工艺将所述 多晶硅浮栅区域的第一层多晶硅上的介质层一刻蚀掉，停在所述第一层多晶硅上，随后进 行去胶及清洗。步骤四、如图8所示，再用化学气相淀积工艺淀积一层氮化硅，该氮化硅层的厚度 根据所述多晶硅浮栅一和多晶硅浮栅二所需要的最小特征宽度进行调整。所述多晶硅浮栅 一和多晶硅浮栅二所需要的最小特征宽度的范围为40_150纳米，所述氮化硅层的厚度对 应为50-300埃。步骤五、如图9所示，用反应离子刻蚀工艺将氮化硅层去除并在所述介质层一的 侧壁形成氮化硅侧墙，由该氮化硅侧墙的宽度定义所述多晶硅浮栅一和多晶硅浮栅二的最 小特征宽度。步骤六、如图10所示，用反应离子刻蚀的干法或湿法刻蚀工艺将所述介质层一去 除，并用反应离子刻蚀的干法刻蚀工艺将所述第一层多晶硅去除并停在所述浮栅氧化层 上，其中由所述氮化硅侧墙保护的所述第一层多晶硅保留。步骤七、如图11所示，用反应离子刻蚀的干法或湿法刻蚀工艺将所述氮化硅侧墙 去除，并停在所保留的所述第一层多晶硅上。步骤八、如图12所示，用光刻工艺在所保留的所述第一层多晶硅上的所述多晶硅 浮栅一和多晶硅浮栅二的外围多晶硅部分形成光刻胶窗口，其它区域用光刻胶保护；再用 反应离子刻蚀将所述外围多晶硅刻蚀掉并停在所述浮栅氧化层上，随后进行去胶及清洗， 从而形成所述多晶硅浮栅一和多晶硅浮栅二。步骤九、如图13所示，用化学气相淀积工艺淀积一层控制栅介质层，所述控制栅 介质层的厚度满足能完全填充所述所述多晶硅浮栅一和多晶硅浮栅二的间隙。所述控制栅 介质层为氧化硅单层结构或氧化硅_氮化硅_氧化硅多层结构，所述控制栅介质层的厚度为 300-800 埃。 步骤十、如图14所示，用化学气相淀积工艺生长第二层多晶硅，接着光刻定义所 述EEPROM器件的栅极区域，在所述栅极区域形成一光刻胶保护层，接着用反应离子刻蚀工 艺刻蚀所述第二层多晶硅，并停在所述控制栅介质层上，去除光刻胶及清洗，从而形成所述 多晶硅控制栅。步骤十一、如图3所示，进行轻掺杂源漏区注入、侧墙工艺、源漏注入从而形成所 述EEI3ROM器件。以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应 视为本发明的保护范围。
权利要求
1.一种EEPROM器件，其特征在于，包括一源区、一漏区和一沟道区，所述源区和漏区形成于硅衬底上，沟道区处于源区和漏区 之间的，所述源区和漏区掺杂相同并在所述沟道区两侧呈镜像对称结构；一多晶硅浮栅，形成于所述沟道区上方，所述多晶硅浮栅和所述沟道区通过一浮栅氧 化层相隔离，所述多晶硅浮栅在沟道方向分为互相用介质层隔离且在所述隔离介质层两侧 呈镜像对称的多晶硅浮栅一和多晶硅浮栅二，所述多晶硅浮栅一和多晶硅浮栅二分别靠近 所述源区和漏区；一多晶硅控制栅，形成于所述多晶硅浮栅上方并通过一控制栅介质层和所述多晶硅浮 栅相隔离。
2.如权利要求1所述EEPROM器件，其特征在于所述多晶硅浮栅一和多晶硅浮栅二的 在沟道方向的宽度通过侧墙工艺来定义，所述隔离介质层的宽度通过所述侧墙之间的距离 来定义；所述多晶硅浮栅一和多晶硅浮栅二的宽度精度能达到5纳米。
3.如权利要求1所述EEPROM器件，其特征在于所述控制栅介质层为氧化硅单层结构 或氧化硅-氮化硅-氧化硅多层结构，所述控制栅介质层的一部分也作为所述多晶硅浮栅 一和多晶硅浮栅二的所述隔离介质层。
4.一种EEPROM器件的制造方法，其特征在于，包括如下步骤步骤一、用热氧化工艺生长一层浮栅氧化层、用化学气相淀积工艺生长第一层多晶娃；步骤二、用化学气相淀积工艺生长介质层一，其厚度由工艺需要进行调整； 步骤三、用光刻工艺定义所述EEPROM器件的多晶硅浮栅区域，在所述多晶硅浮栅区域 形成一光刻胶窗口，其它区域用光刻胶保护；用反应离子刻蚀工艺将所述多晶硅浮栅区域 的第一层多晶硅上的介质层一刻蚀掉，停在所述第一层多晶硅上，随后进行去胶及清洗；步骤四、再用化学气相淀积工艺淀积一层氮化硅，该氮化硅层的厚度根据所述多晶硅 浮栅一和多晶硅浮栅二所需要的最小特征宽度进行调整；步骤五、用反应离子刻蚀工艺将氮化硅层去除并在所述介质层一的侧壁形成氮化硅侧 墙，由该氮化硅侧墙的宽度定义所述多晶硅浮栅一和多晶硅浮栅二的最小特征宽度；步骤六、用反应离子刻蚀的干法或湿法刻蚀工艺将所述介质层一去除，并用反应离子 刻蚀的干法刻蚀工艺将所述第一层多晶硅去除并停在所述浮栅氧化层上，其中由所述氮化 硅侧墙保护的所述第一层多晶硅保留；步骤七、用反应离子刻蚀的干法或湿法刻蚀工艺将所述氮化硅侧墙去除，并停在所保 留的所述第一层多晶硅上；步骤八、用光刻工艺在所保留的所述第一层多晶硅上的所述多晶硅浮栅一和多晶硅浮 栅二的外围多晶硅部分形成光刻胶窗口，其它区域用光刻胶保护；再用反应离子刻蚀将所 述外围多晶硅刻蚀掉并停在所述浮栅氧化层上，随后进行去胶及清洗，从而形成所述多晶 硅浮栅一和多晶硅浮栅二；步骤九、用化学气相淀积工艺淀积一层控制栅介质层，所述控制栅介质层的厚度满足 能完全填充所述所述多晶硅浮栅一和多晶硅浮栅二的间隙；步骤十、用化学气相淀积工艺生长第二层多晶硅，接着光刻定义所述EEPROM器件的栅 极区域，在所述栅极区域形成一光刻胶保护层，接着用反应离子刻蚀工艺刻蚀所述第二层多晶硅，并停在所述控制栅介质层上，去除光刻胶及清洗，从而形成所述多晶硅控制栅；步骤十一、进行轻掺杂源漏区注入、侧墙工艺、源漏注入从而形成所述EEPROM器件。
5.如权利要求4所述的EEPROM器件的制造方法，其特征在于步骤一中所述浮栅氧化 层的厚度为50-120埃，所述第一层多晶硅的厚度为0. 1-0. 5微米。
6.如权利要求4所述的EEPROM器件的制造方法，其特征在于步骤二中所述介质层一 为单层或者多层结构的组合，如为用TEOS工艺生长的氧化硅层、用HTO工艺生长的氧化硅 层、氧化硅层-多晶硅层的双层结构；所述介质层一的厚度为500-3000埃。
7.如权利要求4所述的EEPROM器件的制造方法，其特征在于步骤四中所述多晶硅浮 栅一和多晶硅浮栅二所需要的最小特征宽度的范围为40-150纳米，所述氮化硅层的厚度 对应为50-300纳米。
8.如权利要求4所述的EEPROM器件的制造方法，其特征在于步骤九中所述控制栅介 质层为氧化硅单层结构或氧化硅-氮化硅-氧化硅多层结构，所述控制栅介质层的厚度为 300-800 埃。
全文摘要
本发明公开了一种EEPROM器件，其源漏镜像对称，栅极包括一多晶硅浮栅和一多晶硅控制栅，多晶硅浮栅在沟道方向分为互相隔离且在隔离介质层两侧呈镜像对称的多晶硅浮栅一和多晶硅浮栅二。多晶硅浮栅一和二在沟道方向的宽度通过侧墙工艺来定义，隔离介质层的宽度通过侧墙的间距来定义。本发明还公开了所述EEPROM器件的制造方法。本发明器件的特征尺寸小、集成度高，且能够实现单个器件的2位数据存储、提高器件的存储密度，另外隔离介质层能够避免数据合并或丢失、提高器件的可靠性。
文档编号H01L27/115GK102130132SQ201010027279
公开日2011年7月20日 申请日期2010年1月18日 优先权日2010年1月18日
发明者熊涛, 罗啸, 陈华伦, 陈瑜, 陈雄斌 申请人:上海华虹Nec电子有限公司