专利名称：Ldmos的埋层的制作方法
技术领域：
本发明涉及一种半导体集成电路器件，特别是涉及一种LDMOSdateral Iy diffused M0S，横向扩散MOS晶体管)器件。
背景技术：
请参阅图1，这是现有的以B⑶(Bipolar、CM0S、DM0S)工艺制造的η型LDMOS的剖 面示意图。在P型衬底10上具有η型埋层11和ρ型埋层12，再往上则是η型外延层13。 η型外延层13中有多个隔离区14，这些隔离区14将η型外延层13中的高压ρ阱151、高压 η阱152、高压ρ阱153、高压η阱154、高压ρ阱155相互隔离。高压ρ阱151中具有低压ρ阱161。高压η阱152中具有低压η阱162，作为LDMOS 器件的漏极。高压P阱153中具有低压P阱163。高压η阱154中具有低压η阱164。高 压ρ阱155中间具有低压ρ阱165。低压ρ阱161中具有ρ型重掺杂区171。低压η阱162中具有η型重掺杂区172， 作为LDMOS器件的漏极。低压ρ阱163中具有ρ型重掺杂区173和η型重掺杂区174，两 者之间由隔离结构14相隔离。ρ型重掺杂区173作为LDMOS器件的体电极(body)。η型 重掺杂区174作为LDMOS器件的源极。低压η阱164中具有η型重掺杂区175，作为LDMOS 器件的漏极。低压P阱165中具有ρ型重掺杂区176。所述η型重掺杂区172、175在版图上为同一个环形结构，因此同作为漏极。η型外延层13之上具有栅氧化层18，再往上为栅极19，作为LDMOS器件的栅极。 栅极19的四周都被介质包围而成为浮栅。栅极19的下方包括隔离区14、η型外延层13和 低压P阱163三个部分。上述η型LDMOS中，将各部分结构的掺杂类型变为相反，即变为ρ型LDMOS，也是可 行的。图1所示的LDMOS中，η型埋层11和ρ型埋层12是在ρ型衬底10和η型外延层 13中采用离子注入工艺形成，这两个埋层既用来做隔离，也用来降低LDMOS器件的导通电 阻。其中η型埋层11上会有不可移动的正电荷，这些正电荷在栅极19表面会形成一个与 漂移区(即η型外延层13和高压η阱154)表面电场方向一致的电场，该电场与漂移区表 面电场的叠加会造成漂移区表面电场强度增大，从而使得LDMOS器件很容易在漂移区表面 提早击穿。
发明内容
本发明所要解决的技术问题是提供一种LDMOS的埋层结构，可以提高LDMOS器件 的击穿电压。为解决上述技术问题，本发明LDMOS的埋层，在衬底(10)和外延层(13)之间具有 多个埋层结构(11a)，这些埋层结构(Ila)在水平方向上相互间隔。本发明将传统LDMOS的整个为一块的埋层(11)变为多块相互间隔的埋层结构(11a)，这些埋层结构仍然保持了隔离器件的效果，又可以降低漂移区表面电场，从而提高 LDMOS器件的击穿电压。并且本发明没有增加LDMOS器件的导通电阻，对于现有的B⑶工艺 也不做改变，因而不会对其他双极(Bipolar)器件和CMOS器件造成影响。
图1是现有的LDMOS的剖面示意图；图2是本发明LDMOS的剖面示意图。图中附图标记说明10为ρ型衬底；11为η型埋层；Ila为η型埋层结构；12为ρ型埋层；13为η型外 延层；14为隔离结构；151、153、155为高压ρ阱；152、154为高压η阱；161、163、165为低压 P阱；162,164为低压η阱；171、173、176为η型重掺杂区；172、174、175为ρ型重掺杂区； 18为栅氧化层；19为栅极。
具体实施例方式请参阅图2，本发明LDMOS器件与传统LDMOS器件的区别在于在ρ型衬底10上 具有多个η型埋层结构Ila和ρ型埋层12，再往上则是η型外延层13。其中多个η型埋层 结构Ila在水平方向上相互分隔，并取代了现有的整体为一块的η型埋层11。这些埋层结构Ila的数量及间距以离子注入、并经过退火扩散后仍然可以起到隔 离P型衬底10和η型外延层13的作用为准。这些埋层结构Ila之间可以是相等的间距， 也可以是不等的间距。如果是ρ型LDM0S，则图2中各部分结构的掺杂类型变为相反；即η型衬底ρ型外 延层之间具有多个P型埋层结构，也是可行的。对于LDMOS器件而言，提高击穿电压有以下几种途径其一，增加器件漂移区的长度；但是这会增加导通电阻，还会增大LDMOS器件的面 积。其二，调节高压ρ阱和高压η阱的浓度；但是这会影响双极器件和CMOS器件的性 能。B⑶工艺是在同一芯片上制造双极器件、CMOS器件和DMOS器件，需要保证这三种器件 都具有良好性能。其三，去除图1中的η型埋层11来降低漂移区表面电场，但是这回导致LDMOS器 件的导通电阻显著增加，且不能对P型衬底10和η型外延层13之间进行隔离。本发明巧妙地将原有的埋层划分为多块埋层结构，一方面仍然可以很好地起到衬 底和外延层之间的隔离效果，另一方面又降低了漂移区表面电场，提高了 LDMOS器件的击 穿电压。具体而言，多个埋层结构相对于整个一块的η型埋层，其掺杂浓度降低，提供的正 电荷在栅极表面所形成的电场减弱，使得漂移区表面不容易被击穿，保护了栅氧化层，也提 高了击穿电压。通过TCAD软件模拟，本发明相对于传统LDMOS器件，可以将击穿电压提高 3V。本发明还兼顾了 BJT (双极器件)及CMOS器件的性能，也不增加LDMOS器件的尺寸，还 保持了 LDMOS器件的较低的导通电阻。在制造方法上，与原有LDMOS的制造工艺相比，本发明仅是调整了离子注入的区 域，将原来整个一块离子注入区域改为多个相互分隔的离子注入区域，仍保持了 BCD工艺不做变动，因此不会对其它的BJT(双极器件)和CMOS器件造成影响。
权利要求
1.一种LDMOS的埋层，其特征是，在衬底(10)和外延层(1 之间具有多个埋层结构 (11a)，这些埋层结构(Ila)在水平方向上相互间隔。
2.根据权利要求1所述的LDMOS的埋层，其特征是，所述衬底(10)为ρ型，外延层(13) 和埋层结构(Ila)为η型。
3.根据权利要求1所述的LDMOS的埋层，其特征是，所述衬底(10)为η型，外延层(13) 和埋层结构(Ila)为ρ型。
4.根据权利要求1所述的LDMOS的埋层，其特征是，所述多个埋层结构(Ila)之间的间 距相等。
全文摘要
本发明公开了一种LDMOS的埋层，在衬底(10)和外延层(13)之间具有多个埋层结构(11a)，这些埋层结构(11a)在水平方向上相互间隔。本发明将传统LDMOS的整个为一块的埋层(11)变为多块相互间隔的埋层结构(11a)，这些埋层结构仍然保持了隔离器件的效果，又可以降低漂移区表面电场，从而提高LDMOS器件的击穿电压。并且本发明没有增加LDMOS器件的导通电阻，对于现有的BCD工艺也不做改变，因而不会对其他双极器件和CMOS器件造成影响。
文档编号H01L29/78GK102130164SQ201010027289
公开日2011年7月20日 申请日期2010年1月18日 优先权日2010年1月18日
发明者张帅, 遇寒 申请人:上海华虹Nec电子有限公司