专利名称：隔离区域注入和结构的制作方法
技术领域：
本发明总的来说涉及用于制造半导体器件的系统和方法，更具体地，涉及用于形 成具有浅沟槽隔离的晶体管的系统和方法。
背景技术：
通常，通过衬底的第一隔离有源区域(将这种隔离结构用作浅沟槽隔离(STI))来 形成诸如晶体管的半导体器件。一旦隔离了有源区域，就在衬底上方建立各种结构(诸如 栅极介电质和栅电极)，并在衬底中注入各种掺杂物以完成器件。然而，随着为了在更小的 芯片上容纳更多器件而缩小器件尺寸，由于短沟道效应而产生严重问题。一种这样的问题是阈值电压随着晶体管栅极宽度的减小而异常增加。这种阈值电 压的增加会引起器件在其操作期间超过其期望的设计参数，并且通常会负面地影响器件的 总体设计。这种类型的问题会降低器件的性能，并且减小期望芯片的整体效率。此外，当将各种尺寸的晶体管集成到同一系统中时，较窄晶体管的这种阈值电压 增加还会引起问题。因为具有较宽栅极的晶体管没有经受阈值电压的相同的异常增加，所 以当进行实际制造时，初始被设计和集成为具有类似电压的多个器件可能具有非常不同的 实际阈值电压。如果这些完全不同的器件被设计为具有相同阈值电压，则这种状况立即会 在器件彼此连接的操作期间引起问题。此外，该问题的一些解决方案为减小尺寸缩小的晶 体管的阈值电压，这还会减小尺寸没有缩小的晶体管的阈值电压，从而不能解决具有不同 阈值电压的器件的问题。因此，需要一种机制来解决上述缺点。
发明内容
通过本发明允许调整特定半导体器件的阈值电压的实施例，这些和其他问题通常 被解决或阻止，并且通常实现了技术优点。根据本发明的一个实施例，一种用于制造隔离区域的方法包括提供衬底；以及 在衬底上方形成图样化掩模，该图样化掩模露出衬底的一部分。去除衬底的一部分以形成 沟槽。去除图样化掩模的与沟槽相邻的部分以形成衬底的露出表面，并且将具有第一导电 率的第一掺杂物注入到衬底中。在注入第一掺杂物之后去除图样化掩模，并且用介电材料 填充沟槽。根据本发明的另一方面，一种制造半导体器件的方法包括提供包括顶面的衬底； 以及在衬底中形成沟槽，其中，形成沟槽包括在衬底上方形成掩模层；形成穿过掩模层的 开口 ；以及通过开口去除衬底的一部分。在形成沟槽之后，穿过掩模层的开口被延伸以形成衬底顶面的露出部分，并且在去除掩模层之前，将具有第一导电率的第一掺杂物注入到衬 底中。根据本发明的又一实施例，一种半导体器件包括衬底，具有顶面；以及第一隔离 区域，在衬底内。第一掺杂区域被定位为与隔离区域相邻，并且第一掺杂区域包括具有第一 导电率和第一浓度的第一掺杂物。第一沟道区域被定位在与第一隔离区域分离的衬底上。 第二掺杂区域位于第一掺杂区域与第一沟道区域之间，第二掺杂区域包括具有第二导电率 和小于第一浓度的第二浓度的第二掺杂物。本发明实施例的优点在于允许调整特定晶体管的阈值电压。 附图 说明为了更好地理解本发明及其优点，结合附图进行以下描述，其中
图1示出了根据本发明实施例的具有掩模层的衬底，其中，掩模层露出分离衬底 表面上的有源区域的沟槽；图2示出了根据本发明实施例露出衬底的与开口相邻的顶面的掩模层的回撤 (pullback)以及形成调整区域的注入步骤；图3示出了根据本发明实施例的用电介质填充开口 ；图4示出了根据本发明实施例的在衬底的有源区域上方形成晶体管；图5A至图5B示出了根据本发明实施例的利用调整区域的晶体管的俯视图；以及图6A至图6D示出了根据本发明实施例的可通过包括调整区域来实现的调节。除非另外指定，不同附图中对应的标号和符号一般是指对应的部件。画出附图是 为了清晰地示出实施例的相关方面，并且不需要按比例绘制。
具体实施例方式下面详细描述实施例的制造和使用。然而，应该理解，本发明提供了许多可以在具 体环境下实现的许多可应用的发明概念。所讨论的具体实施例仅仅示出了制造和使用本发 明的具体方式，并不限制本发明的范围。将针对处于特定环境(即，包括附加注入步骤的晶体管的制造处理)的实施例来 描述本发明。参照图1，示出了使用掩模层102在衬底101中的有源区域105之间形成沟槽103。 衬底101可包括体硅、掺杂或未掺杂或者绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底 包括诸如硅、锗、锗化硅、绝缘体上锗化硅(SGOI)或它们的组合的半导体材料层。可以使用 的其他衬底包括多层衬底、梯度衬底或混合定向衬底。有源区域105是衬底101中与衬底101的顶面相邻的区域，稍后向其中注入掺杂 物以使有源区域105导电。有源区域105将被用于形成诸如晶体管、电阻器等的有源器件 (下面将从图4开始进行详细描述)。在衬底101的上方形成并图样化掩模层102，以保护有源区域105，同时露出衬底 101的一部分，从而有助于沟槽103的形成。通过沉积包括经由诸如化学汽相沉积(CVD)的 处理形成的氮化硅的硬掩模层来形成掩模层102，尽管还可以可选地使用其他材料(诸如 氧化物、氮氧化物、碳化硅、它们的组合等)以及其他处理(诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD))或者甚至在氮化之后的氧化硅形成。一旦形成之 后，硬掩模层就通过适当的光刻处理进行图样化以露出衬底101的这些部分(参照图1)。一旦形成并图样化了掩模层102，就在衬底101中形成沟槽103。通过诸如反应 离子蚀刻(RIE)的适当处理来去除露出的衬底101，以在衬底101中形成沟槽103，尽管还 可以选用其他适当的处理。沟槽103被形成为从衬底101的表面开始大约在2400A与约 5000A之间(诸如约3000A)。然而，本领域的技术人员应该意识到，上述形成掩模层102的处理和材料不是可 用于保护有源区域105同时露出衬底101的一部分来形成沟槽103的唯一方法。任何适当 的处理(诸如图样化和显影光刻胶)可被选用于保护衬底101的有源区域105同时露出衬 底101将被去除以形成沟槽103的部分。所有这些方法均包括在本发明的范围中。图2示出了回撤掩模层102以至少露出衬底101的顶面中与沟槽103相邻的部分。 使用诸如RIE的干蚀刻处理以及本领域已知的适当光刻掩模技术来执行回撤。干蚀刻处理 使用一种或多种反应蚀刻剂(诸如CxFy、CxHzFy、SxFy、NxFy、它们的组合等)，尽管还可以选用 诸如惰性气体(如N2、He、Ne、Ar、KX、Xe或它们的组合)的任何适当的气体。掩模层102的 回撤从沟槽103的边缘开始露出衬底101约10A与约100A之间的表面(诸如约50A )。图2还示出了形成调整区域203的注入步骤(由图2中的箭头201表示)。使用 掩模层102作为掩模在多个步骤中执行注入步骤201，并注入n型掺杂物(例如，磷、砷、锑 等)或P型掺杂物(例如，BF2、硼、铝、铟等)。然而，可以选用任何其他可用于调节待形成 的晶体管(下面参照图4进行描述)的特性的适当离子(诸如硼离子或氟离子)。此外，虽然注入步骤201的精确参数至少部分地依赖于所完成器件的期望特征， 但注入步骤201可以以约30°与约50°之间的注入角e (诸如45° )以及约lOKeV与约 50KeV之间的注入能量(诸如20KeV)来执行。此外，使用附加的注入步骤201来在调整区 域203中形成约1 X 1018Cm_3与约1 X 1020Cm_3之间的浓度(诸如1 X 1019Cm_3)。作为本发明实施例的示例性实例，期望调整具有约0. 1 y m栅极宽度的n型晶体 管以减小阈值电压。为此，可使用P型掺杂物(其可以以约45°的角度以及约20KeV的能 量注入)来执行注入步骤201，以(在源极/漏极区域注入之前)在调整区域203中实现 约5X 1018cm_3的初始浓度。使用这些参数，注入步骤201将n型晶体管的阈值电压减小约 60meVo作为本发明的另一个示例性实例，期望调整具有约0. 1 P m栅极宽度的p型晶体管 以增加P型晶体管的阈值电压。为此，可使用P型掺杂物(其可以以约30°的角度以及约 30KeV的能量注入)来执行注入步骤201，以(在源极/漏极区域注入之前)在调整区域 203中实现约3X 1018cm_3的初始浓度。使用这些参数，注入步骤201将p型晶体管的阈值 电压减小约105keV。然而，应该注意，上面具体描述的实例仅示意性示出了本发明的各个实施例，并不 用于限制本发明。可以使用沟道类型、掺杂物、注入角、注入能量和/或浓度的任何数量的 组合来调节窄晶体管的栅极特性。例如，可以注入n型掺杂物以在期望的p型晶体管内形 成调整区域203，从而减小p型晶体管的阈值电压，或者可以将p型掺杂物注入期望的n型 晶体管中以减小n型晶体管的阈值电压。可以使用这些参数任何适当的组合以调整器件的 各种特性，并且所有这些组合均完全包括在本发明的范围内。
图3示出了用介电材料填充沟槽103 (图2)以形成隔离区域303。介电材料可以 使氧化物材料、高密度等离子体(HDP)氧化物等。还可以使用化学汽相沉积(CVD)(诸如高 纵横比处理(HARP，或高深宽比处理)、高密度等离子体CVD方法)或者本领域已知的其他 适合的形成方法来形成介电材料。隔离区域303通过以下处理形成用介电材料充满沟槽103和掩模层102，然后通 过适当的处理(诸如化学机械抛光(CMP)、蚀刻、它们的组合等)去除沟槽103和掩模层102 外部的多余材料。去除处理可以还可以去除掩模层102，以露出衬底101用于进一步的处理 步骤。可选地，可以在填充沟槽103之前，沿着沟槽103的侧壁形成氧化物衬垫。然而，本领域的技术人员应该意识到，上面描述的填充沟槽103的方法仅仅是本 发明可以使用的一种示意性方法。还可以选用任何适当的方法，包括CMP和蚀刻的组合方 法或者使介电材料凹陷然后再填充沟槽103的方法。所有这些方法均包括在本发明的范围 之内。图4示出了形成多个隔离区域303之后在有源区域105中形成晶体管400。晶体 管400包括深阱区406、沟道区408、介电层401、栅电极404、隔离物405以及源极/漏极区
407。可通过本领域已知的在衬底101中注入适当材料来形成深阱区406。根据所选的材 料，深阱区406可包括由设计要求所确定的n阱或p阱。介电层401可以是高k介电材料，诸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧 化物、它们的组合等。介电层401可具有大于约4的相对介电常数值。这种材料的其他实 例包括氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪或它们的组合。在介电层401包括氧化物层的实施例中，可通过任何氧化处理(诸如在包括氧化 物、H20、N0或它们的组合的室中进行湿式或干式热氧化)或者通过将正硅酸乙酯(TE0S)和 氧作为前体(precursor)的化学汽相沉积(CVD)技术来形成介电层401。在一个实施例中， 介电层401的厚度在约8入与约200A之间。栅电极404可包括诸如金属(例如，钽、钛、钼、钨、钼、铝、铪、钌)、金属硅化物(例 如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)的导电材料、掺 杂多晶硅、其他导电材料或它们的组合。在栅电极404是多晶硅的实施例中，可通过低压化 学汽相沉积(LPCVD)将掺杂或未掺杂多晶硅沉积到范围在约400A与约2400A之间的厚 度(诸如约1400A)，来形成栅电极404。隔离物405可通过在栅电极404和衬底101上方覆盖沉积隔离物层(未示出)来 形成。隔离物层可包括SiN、氮氧化物、SiC、SiON、氧化物等，并且可通过诸如化学汽相沉积 (CVD)、等离子体增强CVD、溅射和本领域已知的其他方法的常用方法来形成。然后，例如通 过各向异性蚀刻对隔离物层进行图样化，从而从结构的水平面去除隔离物层并形成如图4 所示的隔离物405。在一个实施例中，形成源极/漏极区407以限定位于介电层401下方的沟道区
408。通过在衬底101中注入一种或多种杂质(诸如砷或硼)来形成源极/漏极区407，并 且其可以与调整区域203重叠。可形成源极/漏极区407，使得器件为NM0S器件或PM0S器 件。因为将栅电极404和隔离物405用作掩模，所以源极/漏极区407基本上与栅电极404 和各个隔离物405对准。应该注意，尽管上面描述的形成源极/漏极区407的处理描述了具体处理，但本领域的技术人员应该意识到，可以使用许多其他处理、步骤等。例如，本领域的技术人员应该 认识到，可使用隔离物和衬底的各种组合执行多种注入以形成具有适合于具体目的的特定 形状或特性的源极/漏极区407。可将这些处理的任何一种用于形成源极/漏极区407，并 且上面的描述并不用于将本发明限制为上面描述的步骤。图5A和图5B示出了分别用于形成较宽晶体管501 (其阈值电压和其他特性不被 注入步骤201显著影响)和较窄晶体管503 (阈值电压和其他特性可使用注入步骤201来 调整)的实施例的俯视图。在这些附图中，去除了隔离物405以更加清楚地分别示出调整 区域203以及它们与较宽晶体管501和较窄晶体管503的第一栅极宽度巧和第二栅极宽度 2的关系。此外，从两幅图中可以看出，调整区域203被定位为与隔离区域303相邻并且从 隔离区域303开始向内延伸到衬底101中，使得调整区域203与源极/漏极区407 (由于是 平面图而未在图5A和图5B中示出，但在图4中示出)的一部分重叠。在图5A中，与较宽晶体管501 (例如，具有大于约1 P m的第一栅极宽度Wl的晶体 管)的第一栅极505相邻的衬底101几乎不被在注入步骤201中形成的调整区域203所影 响。这是因为与第一栅极505相邻的衬底101的大多数与调整区域203分离。如此，步骤 202中的注入对较宽晶体管501的阈值电压的影响是最小的。然而，在具有较小第二栅极宽度w2的较窄晶体管503 (例如，具有小于约0. 1 y m的 第二栅极宽度的晶体管)中，例如如图5B所示，类似大小的调整区域203将仍然影响与 第二栅极507相邻的衬底101的较大百分比。如此，相同的注入步骤201可用于形成调整区 域203，其影响与第二栅极507相邻的衬底101的较大百分比而仅影响与第一栅极505(如 图5A所示)相邻的衬底101的较小百分比。由此，由于影响了与第二栅极507相邻的衬底 101的较大百分比，所以较窄晶体管503的特性可通过调整区域203而被显著调整，而仅具 有与被调整区域203影响的第一栅极505相邻的衬底101的较小百分比的较宽晶体管501 没有被显著调整。因此，可以减小或消除由于短沟道效应而通常在较窄晶体管503中看到 的阈值电压的异常增加，而不会显著影响不需要这种调节的较宽晶体管501。此外，本领域的技术人员应该意识到，上面“较宽”和“较窄”晶体管和它们对应实 例的描述仅仅是本发明实施例的示意性实例。此外，阈值电压和其他特性可使用注入步骤 201调整的任何尺寸的晶体管都可以被认为是“较窄”晶体管，阈值电压和其他特性不被注 入步骤201显著影响的任何尺寸的晶体管都可以被认为是“较宽”晶体管。适合于该类别 的任何尺寸的晶体管完全包括在本发明的范围内。图6A至图6D示出了可通过包括上述附加注入步骤202来实现的调节。图6A至 图6B分别示出了可通过本发明针对使用p型掺杂物和n型掺杂物的各种尺寸的n型晶体 管的实施例实现的一些调节。例如，图6A示出了对于具有小于约lym的栅极宽度和不同 栅极长度的n型晶体管(由不同形状的数据点来表示，诸如方形、圆形或星形)，使用p型调 整区域的晶体管的阈值电压(由非中空数据点示出)相对于没有被调整的类似晶体管(由 中空数据点示出)降低。此外，图6B示出了对于具有小于约lym的栅极宽度和不同栅极 长度的n型晶体管，使用n型调整区域的晶体管的阈值电压可相对于没有使用任何调整的 类似晶体管进行调整。然而，虽然图6A和图6B示出了具有小于约lym的栅极宽度的晶体 管的可能调整的实施例，但是它们还示出了没有被调整所显著影响的具有约lOym的栅极 宽度的晶体管。
图6C至图6D分别示出了可通过本发明针对使用n型掺杂物和p型掺杂物的各种 尺寸的P型晶体管的实施例实现的一些调节。例如，图6C示出了对于具有小于约lym的 栅极宽度和不同的栅极长度的P型晶体管(由不同形状的数据点来表示，诸如星形或三角 形)，使用n型调整区域的晶体管的阈值电压(由非中空数据点示出)相对于没有被调整的 类似晶体管(由中空数据点示出)降低。此外，图6D示出了对于具有小于约lym的栅极 宽度和不同栅极长度的P型晶体管，使用P型调整区域的晶体管的阈值电压可相对于没有 使用任何调整的类似晶体管进行调整。然而，虽然图6C和图6D示出了具有小于约1 P m的 栅极宽度的晶体管的可能调整的实施例，但是它们还示出了没有被调整所显著影响的具有 约10 ym的栅极宽度的晶体管。尽管详细描述了本发明及其优点，但应该理解，在不背离由所附权利要求限定的 本发明的精神和范围的情况下，可以做出各种改变、替换和变化。例如，任何合适的介电材 料可用于填充沟槽，以及任何适合的有源器件(诸如电容器或电感器)可形成在衬底的有 源区域之上。此外，本发明的范围不用于限制在说明书中描述的处理、机器、制造、物质成分、装 置、方法和步骤的具体实施例。本领域的技术人员根据本发明的公开内容可容易理解，可以 根据本公开利用现有或后来发展执行基本上与本文中所描述的对应实施例相同的功能或 者基本实现与本文所描述的对应实施例相同的结果的处理、机器、制造、物质成分、装置、方 法或步骤。因此，所附权利要求包括在其范围内，诸如处理、机器、制造、物质成分、装置、方 法或步骤。
权利要求
一种制造半导体器件的方法，所述方法包括设置衬底；在所述衬底上方形成图样化掩模，所述图样化掩模露出所述衬底的一部分；去除所述衬底的一部分以形成沟槽；去除所述图样化掩模与所述沟槽相邻的部分，以形成所述衬底的露出表面；将具有第一导电率的第一掺杂物注入到所述衬底中；在注入所述第一掺杂物之后去除所述图样化掩模；以及用介电材料填充所述沟槽。
2.根据权利要求1所述的方法，其中，所述掩模层是氮化硅，将所述第一掺杂物注入到 所述衬底中包括以非垂直的角度将掺杂物注入所述衬底，所述角度在约30°与约50°之 间。
3.根据权利要求1所述的方法，还包括形成栅极介电层、栅电极、隔离物和源极/漏 极区，所述栅极介电层、所述源极/漏极区和所述介电材料限定具有小于约1 P m的栅极宽 度的晶体管。
4.根据权利要求3所述的方法，其中，所述源极/漏极区包括具有不同于所述第一导电 率的第二导电率的第二掺杂物。
5.根据权利要求3所述的方法，其中，所述源极/漏极区包括所述第一掺杂物。
6.一种制造半导体器件的方法，所述方法包括 设置包括顶面的衬底；在所述衬底中形成沟槽，其中，形成所述沟槽包括 在所述衬底上方形成掩模层； 形成穿过所述掩模层的开口；以及 通过所述开口去除所述衬底的一部分；在形成所述沟槽之后，延伸穿过所述掩模层的所述开口以形成所述衬底的所述顶面的 露出部分；以及在去除所述掩模层之前，将具有第一导电率的第一掺杂物注入到所述衬底中。
7.根据权利要求6所述的方法，还包括 在所述衬底上方形成栅极介电层； 在所述栅极介电层上方形成栅电极；在所述栅极介电层和所述栅电极的侧壁上形成隔离区；以及 在所述衬底内与所述栅极介电层的相对侧上形成源极/漏极区。
8.根据权利要求7所述的方法，其中，所述源极/漏极区包括具有不同于所述第一导电 率的第二导电率的第二掺杂物。
9.根据权利要求7所述的方法，其中，所述源极/漏极区包括具有第一导电率的第二掺 杂物。
10.根据权利要求6所述的方法，其中，至少部分地通过以非垂直角度注入所述衬底来 执行所述第一掺杂物的注入。
11.根据权利要求6所述的方法，还包括 用介电材料填充所述开口；以及去除所述开口外的多余介电材料。
12.—种半导体器件，包括 衬底，具有顶面；第一隔离区域，在所述衬底内；第一掺杂区域，与所述隔离区域相邻，所述第一掺杂区域包括具有第一导电率和第一 浓度的第一掺杂物；第一沟道区域，位于所述衬底内，所述第一沟道区域与所述第一隔离区域分离； 第二掺杂区域，在所述第一掺杂区域和所述第一沟道区域之间，所述第二掺杂区域包 括具有第二导电率和小于所述第一浓度的第二浓度的第二掺杂物；以及 第三掺杂区域，与所述第二掺杂区域和所述第一沟道区域相邻。
13.根据权利要求12所述的半导体器件，其中，所述第一导电率与所述第二导电率相同。
14.根据权利要求12所述的半导体器件，其中，所述第一导电率与所述第二导电率不 同，所述第一掺杂区域是具有第一阈值电压的第一晶体管的一部分。
15.根据权利要求14所述的半导体器件，还包括第二晶体管，所述第二晶体管包括 第二隔离区域；第二沟道区域；第三掺杂区域，与所述第二隔离区域相邻，所述第三掺杂区域包括第三导电率和第三 浓度；以及第四掺杂区域，在所述沟道区域和所述第三掺杂区域之间，所述第四掺杂区域包括第 四导电率和不同于所述第三浓度的第四浓度，所述第一晶体管包括第一阈值电压，所述第 二晶体管包括不同于所述第一阈值电压的第二阈值电压。
全文摘要
本发明公开了一种隔离区域注入和结构，并提供了用于调整晶体管的阈值电压的方法和结构。使用掩模层在衬底内形成用于隔离区域的开口。然后，从开口回撤掩模层，并通过衬底的露出表面和开口的侧壁将掺杂物注入衬底。可以定制该注入以调整具有较小栅极宽度的晶体管的阈值电压，而不调整具有较大栅极宽度的其他晶体管的阈值电压。
文档编号H01L21/762GK101877316SQ20101011032
公开日2010年11月3日 申请日期2010年2月2日 优先权日2009年2月5日
发明者廖洺汉, 李资良 申请人:台湾积体电路制造股份有限公司