具有迁移率优化取向的半导体纳米线及其形成方法

专利名称：具有迁移率优化取向的半导体纳米线及其形成方法
技术领域：
本发明涉及半导体器件，尤其涉及具有迁移率优化取向的半导体纳米线及其制造 方法。
背景技术：
半导体纳米线是指横向侧面尺寸和垂直尺寸在纳米级(10_9米)或数十纳米级的 半导体线。横向侧面尺寸和垂直尺寸一般小于20nm。侧面尺寸限制适用于横向侧面尺寸(宽)和垂向侧面尺寸(高)。半导体纳米线 的纵侧尺寸(长)不受限制，例如可以从lnm到1mm。当半导体纳米线的侧面尺寸小于几十 纳米时，量子力学效应变得显著。因此，半导体纳米线也被称为半导体量子线。半导体纳米线的横向侧面尺寸目前是亚光刻的(Sublith0graphiC)，g卩，不能通过 从单次曝光图案化的光致抗蚀剂进行直接图像转印而被印刷。到2008年为止，可通过光刻 法印刷的最小可印刷尺寸(即临界尺寸)约小于35nm。小于临界尺寸的尺寸被称为亚光刻 尺寸。任何时候，临界尺寸和亚光刻尺寸的范围都是由半导体行业可用的最佳光刻工具来 决定的。通常，临界尺寸和亚光刻尺寸的范围在每个相继的技术节点上减小，并且依据整个 半导体行业采纳的制造标准来确立。通过栅介质和栅电极完整包围半导体纳米线的横截面，半导体纳米线使得沿长度 方向对电荷载流子的控制增强。因为半导体纳米线被完整包围，所以在半导体纳米线器件 中比在鳍式场效应晶体管(finFET)中可更好地控制栅电极沿半导体纳米线的电荷传输。对于高性能的互补金属半导体(CMOS)电路而言，需要导通电流高且截止电流低 的高性能的P型半导体纳米线器件和n型半导体纳米线器件。

发明内容
通过对电介质材料层上的半导体层进行光刻图案化来形成分别包含一个半导体 链路部分和两个毗连的垫片部分的原型半导体结构。半导体链路部分的侧壁被取向为对于 第一类型的半导体结构使空穴迁移率最大并且对于第二类型的半导体结构使电子迁移率 最大。通过氧化对半导体结构进行细化，这样对于不同晶向以不同速率减小了半导体链路 部分的宽度。半导体链路部分的宽度被预先确定，使得对半导体链路部分的侧壁的不同细 化量导致细化后得到的半导体纳米线具有目标亚光刻尺寸。通过补偿对于不同晶面的不同 细化速率(thirmingrate)，对于不同晶向可以形成具有最优亚光刻宽度的半导体纳米线， 而不会出现细化不足或过量。根据本发明的一个方面，提供了一种半导体结构的形成方法，该方法包括对包括 第一半导体链路部分的第一半导体结构进行图案化，其中第一半导体结构具有相隔第一宽 度wl的第一对侧壁并且具有在氧化环境中有第一氧化速率的第一表面取向；对包括第二 半导体链路部分的第二半导体结构进行图案化，其中第二半导体链路部分具有相隔第二宽 度w2的第二对侧壁并且具有在所述氧化环境中有第二氧化速率的第二表面取向；通过细化第一半导体链路部分来形成具有第三宽度w3的第一半导体纳米线；以及通过细化第二 半导体链路部分来形成具有第四宽度w4的第二半导体纳米线，其中第三宽度w3和第四宽 度w4是亚光刻尺寸。在一个实施例中，第一宽度wl和第三宽度w3之差与第二宽度w2和第四宽度w4 之差的比值R等于第一氧化速率与第二氧化速率之比，即通过公式(wl-w3)/(w2-w4) =R 来确定第一宽度和第二宽度w2，这里R表示第一和第二氧化速率的有效比。R的值是氧 化温度、半导体链路部分的尺寸以及第一和第二表面取向的晶向的函数。R通常取值在0. 1 至10之间。可以通过本领域技术人员已知的方法，例如有限元素氧化模拟来得到R的准确 值。举例来说，如果第一表面取向为[110]，第二表面取向为[100]，并且两个半导体链路部 分具有约70nm的横截面尺寸，那么对于800°C下的蒸气氧化，R值为1. 06。根据本发明的另一方面，一种半导体结构包括第一半导体结构和第二半导体结 构。第一半导体结构包括第一半导体纳米线、第一源侧垫片和第一漏侧垫片，其中第一源侧 垫片和第一漏侧垫片中的每一个都毗连第一半导体纳米线并且包括具有第二导电类型的 掺杂的半导体材料，并且其中第一半导体纳米线的中间部分包括所述半导体材料，具有第 一导电类型的掺杂，并具有相隔亚光刻宽度且有第一表面取向的第一对侧壁，其中第二导 电类型与第一导电类型相反。第二半导体结构包括第二半导体纳米线、第二源侧垫片和第 二漏侧垫片，其中第二源侧垫片和第二漏侧垫片中的每一个都毗连第二半导体纳米线并且 包括具有第一导电类型的掺杂的半导体材料，并且其中第二半导体纳米线包括所述半导体 材料、具有第二导电类型的掺杂，并且具有相隔另一亚光刻宽度且有第二表面取向的第二 对侧壁，所述另一亚光刻宽度在所述亚光刻宽度的80%至125%之间，其中第二表面取向 不同于第一表面取向。


图1A是在绝缘层上半导体(S0I)衬底上涂覆且图案化光致抗蚀剂后的示例性半 导体结构的俯视图。图1B是在对应于图1A的步骤处沿B-B’面的该示例性半导体结构的 垂直截面图。图1C是在对应于图1A的步骤处沿C-C’面的该示例性半导体结构的垂直截 面图。图2A是在对半导体链路部分和半导体垫片进行图案化后该示例性半导体结构的 俯视图。图2B是在对应于图2A的步骤处沿B-B’面的该示例性半导体结构的垂直截面图。 图2C是在对应于图2A的步骤处沿C-C’面的该示例性半导体结构的垂直截面图。图3A是在形成绝缘体基座后该示例性半导体结构的俯视图。图3B是在对应于图 3A的步骤处沿B-B’面的该示例性半导体结构的垂直截面图。图3C是在对应于图3A的步 骤处沿C-C’面的该示例性半导体结构的垂直截面图。图4A是在形成半导体纳米线后该示例性半导体结构的俯视图。图4B是在对应于 图4A的步骤处沿B-B’面的该示例性半导体结构的垂直截面图。图4C是在对应于图4A的 步骤处沿C-C’面的该示例性半导体结构的垂直截面图。图5A是在形成栅介质后该示例性半导体结构的俯视图。图5B是在对应于图5A 的步骤处沿B-B’面的该示例性半导体结构的垂直截面图。图5C是在对应于图5A的步骤 处沿C-C’面的该示例性半导体结构的垂直截面图。
图6A是在形成栅电极后该示例性半导体结构的俯视图。图6B是在对应于图6A 的步骤处沿B-B’面的该示例性半导体结构的垂直截面图。图6C是在对应于图6A的步骤 处沿C-C’面的该示例性半导体结构的垂直截面图。图7A是在形成中线(M0L)电介质层和触孔后该示例性半导体结构的俯视图。图 7B是在对应于图7A的步骤处沿B-B’面的该示例性半导体结构的垂直截面图。图7C是在 对应于图7A的步骤处沿C-C’面的该示例性半导体结构的垂直截面图。
具体实施例方式如上所述，本发明涉及具有迁移率优化取向的半导体纳米线及其制造方法，下面 参考附图来详细描述。请注意，用相同的附图标记来表示相同和相应的元件。参考图1A-1C，根据本发明的示例性半导体结构包括绝缘层上半导体(S0I)衬底， 该衬底包含柄衬底(handle substrate) 10、埋入式绝缘层20和半导体顶层28。半导体顶 层28包括半导体材料，该材料可以从硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷 化铟、磷化铟、III-V化合物半导体材料、II-VI化合物半导体材料、有机半导体材料和其他 化合物半导体材料中选择，但不限于这些材料。在一个实施例中，半导体顶层28可包括含 Si半导体材料，例如单晶硅或单晶硅锗合金。优选地，半导体顶层28内的全部半导体材料都是单晶材料，即整体具有取向附生 (epitaxial)原子排列。在这种情况下，半导体顶层28的顶面的表面法线的晶向在这里被 称为半导体顶层28的顶面的表面取向。在半导体顶层28的顶面可以是任意晶向的情况下， 米勒指数(Miller index)低的主晶向一般被选为半导体顶层的顶面的表面取向。虽然本 发明图示的是半导体顶层28的顶面的一个表面取向W01]，但可用任何其它表面取向来取 代表面取向
。半导体顶层28的顶面的表面取向优选为空穴迁移率或电子迁移率在所 有存在的晶向中至少局部最大、优选地全局最大的一个表面取向。半导体顶层28的厚度可 以从lOnm到200nm，但这里也可以取更小或更大的厚度。可以视需要用电掺杂剂掺杂半导体顶层28。例如，第一器件区2可以掺杂第一导 电类型的掺杂剂，第二器件区4可以掺杂第二导电类型的掺杂剂，第二导电类型与第一导 电类型相反。例如，第一导电类型可以是P型，第二导电类型可以是n型，反之亦然。半导 体顶层28可被设为基本本征半导体层，或者可进行p型掺杂或n型掺杂。在离子注入或等 离子体掺杂期间可以采用图案化离子注入掩模来确保第一器件区2和第二器件区4被适当 地掺杂。一般情况下，掺杂区内的掺杂剂浓度在5. OX 1014/cm3至3. OX lOVcm3范围内，但 这里也可以取更小或更大的掺杂剂浓度。在这里描述的非限制性的图示例中，第一导电类 型可以是P型，第二导电类型可以是n型，S卩，用p型掺杂剂掺杂第一器件区2，用n型掺杂 剂掺杂第二器件区4。埋入式绝缘层20是电介质材料层，即，包含电介质材料的一层。埋入式绝缘层20 的电介质材料可以是例如氧化硅、氮化硅、氧氮化硅、石英、陶瓷材料或它们的组合。埋入式 绝缘层20的厚度可以从50nm到1，OOOnm，但这里也可以取更小或更大的厚度。柄衬底10 可包括半导体材料、绝缘体材料或导电材料。某些情况下，柄衬底10和埋入式绝缘层20可 包括相同的电介质材料，可为一体式结构。光致抗蚀剂7被涂覆到半导体顶层28的顶面，被光刻图案化，形成第一形状和第
7二形状。第一形状包括第一链路形状，从上往下看它为矩形，具有恒定的第一宽度wl。第一 宽度《1是光刻尺寸，即，可利用单次光刻曝光来印刷的尺寸。因而，第一宽度wl大于40nm， 但随着未来光刻工具的改进，可以想到形成更小的第一宽度wl。一般情况下，第一宽度wl 是临界尺寸，即可光刻印刷的最小尺寸，或者是接近临界尺寸的尺寸。第一链路形状横向上 毗连第一垫片形状和第二垫片形状，第一和第二垫片形状比第一链路形状的宽度更宽。第 一链路形状的长度方向是水平的并且与第一宽度wl的方向垂直，在这里被称为第一水平 方向。第一链路形状的宽度方向是第一宽度wl的方向，在这里被称为第二水平方向。在非 限制性的图示例中，第一水平方向可以是[110]晶向，第二水平方向可以是[110]晶向。第二形状包括第二链路形状，从上往下看它为矩形，具有恒定的第二宽度w2。第 二宽度是光刻尺寸，一般为临界尺寸或者接近临界尺寸的尺寸。第二链路形状横向上毗 连第三垫片形状和第四垫片形状，第三和第四垫片形状比第二链路形状的宽度更宽。第二 链路形状的长度方向是水平的并且与第二宽度的方向垂直，在这里被称为第三水平方 向。第三水平方向与第一水平方向不同。第三水平方向可以相对于第一水平方向呈非正交 角度，或者可以相对于第一水平方向呈正交角。第二链路形状的宽度方向是第二宽度《2的 方向，在这里被称为第四水平方向。在非限制性的图示例中，第三水平方向可以是[100]晶 向，第四水平方向可以是W10]晶向。优选地，第一水平方向和第三水平方向被选择为包括满足以下条件的垂直面在 这些垂直面上空穴迁移率或电子迁移率至少局部最大，优选地在构成半导体顶层28的单 晶半导体层中的所有垂直面当中最大。假如半导体顶层28在第一器件区2中掺杂有第一 导电类型的掺杂剂，在第二器件区4中掺杂有第二导电类型的掺杂剂，那么第一水平方向 可被选择为使第二导电类型的电荷载流子的迁移率最大，第三水平方向可被选择为使第一 导电类型的电荷载流子的迁移率最大。例如，如果第一导电类型是η型而第二导电类型是 P型，则第一水平方向可被选择为包括使空穴迁移率最大的垂直晶面，第三水平方向可被选 择为包括使电子迁移率最大的垂直晶面。如果半导体材料是单晶硅并且半导体顶层28的 顶面具有(001)表面取向，那么通过选择[110]方向作为第一水平方向，以使包括[110]方 向和W01]方向的垂直面具有(110)表面取向，并且通过选择[100]方向作为第三水平方 向，以使包括[100]方向和
方向的垂直面具有(010)表面取向，就可以满足这样的要 求。半导体顶层28不是必须被掺杂，在此情况下将根据栅电极、源极和漏极的掺杂来确定 导电载流子类型(空穴或电子)。基于一个公式来预先确定第一宽度wl和第二宽度w2，该公式涉及半导体顶层28 与第二水平方向和第四水平方向垂直的半导体表面的氧化速率以及要通过使接下来要在 半导体顶层中形成的半导体链路部分变细而形成的半导体纳米线的目标宽度。虽然第一宽 度wl和第二宽度w2的确定是在对光致抗蚀剂7进行图案化之前进行的，但基于接下来要 形成的结构的尺寸来描述该公式。因此，下面在下一个处理步骤中描述该公式。参考图2A-2C，光致抗蚀剂7中的图案例如通过各向异性蚀刻被转印到半导体顶 层28和埋入式绝缘层20的上部。半导体顶层28的暴露部分及正下方的埋入式绝缘层20 的上部通过各向异性蚀刻被去除。半导体 顶层28的剩余部分包括在第一器件区2中形成 的第一半导体结构以及在第二器件区4中形成的第二半导体结构。第一半导体结构包括第 一半导体链路部分30C、横向上在一侧邻接第一半导体链路部分30C的第一源侧垫片30A以及横向上在相反侧邻接第一半导体链路部分30C的第一漏侧垫片30B。第二半导体结构包 括第二半导体链路部分50C、横向上在一侧邻接第二半导体链路部分50C的第二源侧垫片 50A以及横向上在相反侧邻接第二半导体链路部分50C的第二漏侧垫片50B。第一和第二半导体结构(30A、30B、30C、50A、50B、50C)的暴露的侧壁与光致抗蚀 剂7的侧壁基本垂直对齐。此外，埋入式绝缘层20的图案化部分的侧壁与光致抗蚀剂7的 侧壁以及第一和第二半导体结构(30A、30B、30C、50A、50B、50C)的侧壁基本垂直对齐。随后 例如通过灰化来去除光致抗蚀剂7。第一半导体链路部分30C具有相隔第一宽度Wl的第一对侧壁，并且具有在氧化环境下有第一氧化速率的第一表面取向。第一表面取向是第二水平方向。第二半导体链路部 分50C具有隔开第二宽度w2的第二对侧壁，并且具有在所述氧化环境下有第二氧化速率的 第二表面取向。第二表面取向是第四水平方向。第一氧化速率和第二氧化速率依赖于预氧化束的横截面尺寸、已经生长的氧化物 厚度、氧化温度以及环境气体的成分。通常，第一氧化速率和第二氧化速率随着温度、氧含 量、氧化环境的水汽含量以及预氧化尺寸而增大。第一氧化速率和第二氧化速率依赖于第 一和第二半导体结构(30A、30B、30C、50A、50B、50C)的半导体材料以及第一和第二表面取 向。例如，在相同的氧化环境下，硅表面(111)的氧化速率一般为硅表面(100)的氧化 速率的1. 01至1. 68倍。硅表面(110)的氧化速率一般为硅表面(100)的氧化速率的1. 01 至1. 45倍。可见，第一氧化速率和第二氧化速率之比一般不等于1. 0，主要依据第一半导体 链路部分30C的第一对侧壁的晶向、第二半导体链路部分50C的第二对侧壁的晶向、初始束 的横截面维度的尺寸以及氧化温度而变。在图示的例子中，第一对侧壁的表面取向是(110) 表面取向，第二对侧壁的表面取向是(010)表面取向。第一半导体结构(30A、30B、30C)和第二半导体结构(50A、50B、50C)的高度在这里 被称为初始高度h0，如果半导体顶层28的厚度均勻(见图IB和1C)，则上述高度可以处处 相同。初始高度h0可以与半导体顶层28的厚度基本相同。参考图3A-3C，对第一半导体结构(30A、30B、30C)和第二半导体结构(50A、50B、 50C)选择性地、在埋入式绝缘层20的电介质材料上执行基本各向同性的蚀刻。第一半导体 结构(30A、30B、30C)和第二半导体结构(50A、50B、50C)被用作该基本各向同性的蚀刻的蚀 刻掩模。该基本各向同性的蚀刻可以为湿蚀刻或干蚀刻。因为蚀刻是基本各向同性的，所 以第一半导体结构(30A、30B、30C)和第二半导体结构(50A、50B、50C)的边缘随着蚀刻进行 而被根切(undercut)。蚀刻至少进行到埋入式绝缘层20位于第一半导体结构(30A、30B、 30C)和第二半导体结构(50A、50B、50C)正下方的部分被清除，使得第一和第二半导体链路 部分(30C、50C)悬在埋入式绝缘层20的剩余部分之上为止。换言之，在蚀刻后第一和第二 半导体链路部分(30C、50C)与埋入式绝缘层20的剩余部分不直接接触，这些剩余部分这里 被称为电介质材料层22。蚀刻还从第一源侧垫片30A、第一漏侧垫片30B、第二源侧垫片50A和第二漏侧垫 片50B的外围部分下方清除埋入式绝缘层20的电介质材料。在第一源侧垫片30A的中央 部分的正下方形成包括埋入式绝缘层20的剩余部分的第一电介质基座22k。类似地，在第 一漏侧垫片30B的中央部分的正下方形成第二电介质基座22B，在第二源侧垫片50A的中央部分的正下方形成第三电介质基座42A，在第二漏侧垫片50B的中央部分的正下方形成第 四电介质基座42B。当采用第一和第二半导体结构(30A、30B、30C、50A、50B、50C)作为蚀刻 掩模，从第一和第二半导体结构(30A、30B、30C、50A、50B、50C)的下方外围部分蚀刻掉电介 质材料时，作为电介质材料层的埋入式绝缘层20在第一和第二半导体链路部分(30C、50C) 下方被根切。 第一和第二半导体链路部分(30C、50C)悬在埋入式绝缘层20的剩余部分(即电 介质材料层22)之上。第一至第四电介质基座(22A、22B、42A、42B)与电介质材料层22形成 为一体，是电介质材料层22的组成部分。第一和第二半导体结构(30A、30B、30C、50A、50B、 50C)在第一源侧垫片30A、第一漏侧垫片30B、第二源侧垫片50A和第二漏侧垫片50B的底 面上接触包含第一至第四电介质基座(22A、22B、42A、42B)的电介质材料层22。参考图4A-4C，第一和第二半导体结构(30A、30B、30C、50A、50B、50C)例如通过氧 化被细化，即，第一和第二半导体结构(30A、30B、30C、50A、50B、50C)的尺寸减小。具体地 说，包括第一和第二半导体链路(30C、50C)的第一和第二半导体结构(30A、30B、30C、50A、 50B、50C)的暴露外围部分通过氧化被转化成氧化物材料部分。随后通过各向同性蚀刻，例 如湿蚀刻，去除半导体氧化物材料。例如，如果第一和第二半导体结构(30A、30B、30C、50A、 50B、50C)包括硅，那么半导体氧化物材料可以是氧化硅，它可以通过氢氟酸(HF)去除。或 者，可以采用各向同性湿蚀刻或各向同性干蚀刻通过去除半导体材料的暴露外层部分来细 化第一和第二半导体结构(30、50)。第一半导体结构(30A、30B、30C)的剩余部分包括第一细化源侧垫片32A、第一细 化漏侧垫片32B和第一半导体纳米线32C。第一细化源侧垫片32A和第一细化漏侧垫片32B 横向上邻接第一半导体纳米线32C。第二半导体结构(50A、50B、50C)的剩余部分包括第二 细化源侧垫片52A、第二细化漏侧垫片52B和第二半导体纳米线52C。第二细化源侧垫片 52A和第二细化漏侧垫片52B横向上邻接第二半导体纳米线52C。第一细化源侧垫片32A、 第一细化漏侧垫片32B和第一半导体纳米线32C合在一起被称为细化后的第一半导体结 构(32A、32B、32C)，S卩，细化处理后的第一半导体结构。第二细化源侧垫片52A、第二细化漏 侧垫片52B和第二半导体纳米线52C合在一起被称为细化后的第二半导体结构(52A、52B、 52C)，即，细化处理后的第二半导体结构。第一半导体纳米线32C在垂直于第一水平方向的面内具有矩形垂向横截面。第一 半导体纳米线32C的宽度这里被称为第三宽度w3，它是第一半导体纳米线32C在第二水平 方向上因细化而凹入的第一对侧壁之间的尺寸。因为在细化处理期间消耗了半导体材料， 所以第三宽度《3小于第一宽度wl。优选地，第三宽度w3是亚光刻尺寸，S卩，比在光致抗蚀 剂上可通过单次光刻曝光而被印刷的最小尺寸还小的尺寸。典型地，第三宽度w3从Inm到 20nm，但这里也可以取更小或更大的尺寸。优选地，第三宽度w3从2nm到10nm。第二半导体纳米线52C在垂直于第三水平方向的面内具有矩形垂向横截面。第二 半导体纳米线52C的宽度这里被称为第四宽度w4，它是第二半导体纳米线52C在第四水平 方向上因细化而凹入的第二对侧壁之间的尺寸。因为在细化处理期间消耗了半导体材料， 所以第四宽度《4小于第二宽度w2。第四宽度w4是亚光刻尺寸。典型地，第四宽度w4从 Inm到20nm，但这里也可以取更小或更大的尺寸。优选地，第四宽度w4从2nm到10nm。如上所述，第一和第三水平方向可被选择为包括提供最大空穴迁移率或最大电子迁移率的垂直面。如果第一导电类型是η型，第二导电类型是ρ型，那么第一对侧壁可以平 行于在构成第一半导体纳米线32C的单晶半导体材料中的所有垂直面当中空穴迁移率达 到最大的垂直面，第二对侧壁平行于在构成第二半导体纳米线52C的单晶半导体材料中的 所有垂直面当中电子迁移率达到最大的垂直面。在非限制性的图示例中，第一和第二半导 体纳米线(32C、52C)包括硅并且具有表面取向为(OOl)的顶面，第一对侧壁具有(110)表 面取向，第二对侧壁具有(010)表面取向。 在一个实施例中，第三宽度w3和第四宽度w4可以在预定义的误差容限或预定义 的允许偏差内匹配。例如，第四宽度w4可以在第三宽度w3的10%和1000%之间。换言之， 第三宽度《3和第四宽度w4间的较大值与第三宽度w3和第四宽度w4间的较小值之比优选 地在1. 0至10之间。在优选实施例中，第三宽度w3和第四宽度w4间的较大值与第三宽度 w3和第四宽度w4间的较小值之 比优选地从1. 0到1. 68。在某些情况下，第三宽度w3可以 与第四宽度《4基本相同。细化后的第一半导体结构(32A、32B、32C)的整体和细化后的第二半导体结构 (52A、52B、52C)的整体可以具有相同厚度，这里被称为细化后厚度hi。细化后厚度hi小于 初始厚度h0。初始厚度h0和细化后厚度hi之差由细化后的第一半导体结构(32A、32B、 32C)和细化后的第二半导体结构(52A、52B、52C)的半导体材料、细化后的第一半导体结构 (32A、32B、32C)和细化后的第二半导体结构(52A、52B、52C)的顶面的晶向、以及细化处理 中采用的氧化环境来决定。参考图5A-5C，在细化后的第一半导体结构(32A、32B、32C)的暴露表面上形成第 一栅介质36，在细化后的第二半导体结构(52A、52B、52C)的暴露表面上形成第二栅介质 56。在一种情况下，第一栅介质36和第二栅介质56包括通过对细化后的第一半导体 结构(32A、32B、32C)和细化后的第二半导体结构(52A、52B、52C)的外部进行热转换而形成 的电介质材料，例如氧化硅或氮化硅。热氧化、热氮化、等离子氧化、等离子氮化或它们的 组合可被用来形成第一栅介质36和第二栅介质56。在这种情况下，第一栅介质36和第二 栅介质56仅被形成在细化后的第一半导体结构(32A、32B、32C)和细化后的第二半导体结 构(52A、52B、52C)的表面上。第一栅介质36和第二栅介质56的厚度可以从约0. 8nm至约 IOnm,典型地从约1. Inm至约6nm。在另一种情况下，第一栅介质36和第二栅介质56可以包括介电常数大于3. 9 (即 氧化硅的介电常数)的高k电介质材料。高k电介质材料可以包括含金属和氧的电介质金 属氧化物。优选地，高k材料的介电常数大于或约等于4. 0。更优选地，高k电介质材料的 介电常数大于约为7. 5的氮化硅的介电常数。更加优选地，高k电介质材料的介电常数大 于8. 0。高k电介质材料在本领域内也被称为高k栅介质材料，这些材料包括电介质金属氧 化物、它们的合金以及它们的硅酸盐合金(silicate alloy)。示例性的高k电介质材料包 括 HfO2、&02、La203、A1203、Ti02、SrTi03、LaAlO3, Y2O3^HfOxNy,ZrOxNy^La2OxNy,Al2OxNy,TiOxNy, SrTi0xNy、LaA10xNy、Y2OxNy、它们的硅酸盐以及它们的合金。每个χ值相互独立，约从0. 5至Ij 3，每个y值相互独立，从0到大约2。可选地，在沉积高k电介质材料之前可以通过化学氧 化或热氧化形成分界层(未示出)，例如氧化硅。在这种情况下，第一栅介质36和第二栅介 质56可被形成为单个不间断的栅介质层，它覆盖细化后的第一半导体结构(32A、32B、32C)和细化后的第二半导体结构(52A、52B、52C)的整个顶面和侧壁表面，还覆盖包括第一到第 四电介质基座(22A、22B、42A、42B)的电介质材料层22的全部暴露表面。在这种情况下，第 一栅介质36和第二栅介质56的厚度可以约从Inm到6nm，可以具有Inm或小于Inm量级的
有效氧化物厚度。
参考图6A-6C，在第一半导体纳米线32C(见图5B)的中间部分上及周围形成第一 栅电极38，在第二半导体纳米线(见图5C)的中间部分上及周围形成第二栅电极58。第 一和第二栅电极(38、58)可以包括相同材料或不同材料，并且可以通过单个沉积步骤和单 个光刻图案化步骤同时形成，或者可以采用多个沉积步骤和至少一个光刻图案化步骤来形 成。第一栅电极38和第二栅电极58包括至少一种导电材料，例如掺杂半导体材料、金 属、金属合金、至少一种金属的导电化合物、或者它们的组合。优选地，沉积的栅电极材料的 厚度超过第一和第二半导体纳米线(32C、52C ；参考图5B和5C)与电介质材料层22之间的 距离的一半，使得第一和第二栅电极(38、58)每一个都只包含一个内设有第一和第二半导 体纳米线(32C、52C)之一的开口。在一个实施例中，第一和第二栅电极(38、58)中的至少一个可以包括非晶或多晶 半导体材料，例如多晶硅、非晶硅、硅锗合金、硅碳合金、硅锗碳合金、或它们的组合。第一和 第二栅电极(38、58)可被原位掺杂，或者可以通过掺杂剂离子的后续离子注入而被掺杂。可替换地或者附加地，第一和第二栅电极(38、58)中的至少一个可以包括金属栅 材料，它包括金属导电材料。例如，第一和第二栅电极(38、58)中的所述至少一个可包括的 材料例如是TaN、TiN、WN、TiAlN、TaCN、其它导电高熔点金属氮化物、或者它们的合金。该金 属栅材料可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)等形成，并 且包括导电高熔点金属氮化物。若第一栅介质36和第二栅介质56包括高k栅介质材料， 那么该金属栅材料可以被直接形成在第一栅介质36和第二栅介质56上。可以选择该金属 栅材料的成份，以优化接下来要在细化后的第一半导体结构(32A、32B、32C)和细化后的第 二半导体结构(52A、52B、52C)中形成的半导体器件的阈电压。第一和第二栅电极(38、58) 中的至少一个的每一个都可以包括金属栅材料和半导体材料。可选地，可以视需要在第一和第二栅电极(38、58)的侧壁上形成电介质隔层(未 示出)，例如用以控制第一和第二栅电极(38、58)与要形成的半导体纳米线晶体管的源漏 区之间的重叠。利用第一栅电极38作为离子注入掩模，将第二导电类型的掺杂剂注入到第一器 件区2中。在第二导电类型的掺杂剂的注入期间，可以用阻隔掩模覆盖第二器件区4。第一 细化源侧垫片32A和第一细化漏侧垫片32B用第二导电类型的掺杂剂来掺杂，这里被称为 第一垫片源部33A和第一垫片漏部37A。第一半导体纳米线32C(见图5B)邻接第一垫片源 部33A的一端也用第二导电类型的掺杂剂来掺杂，这里被称为第一纳米线源部33B。第一 垫片源部33A和第一纳米线源部33B具有第二导电类型的掺杂，合在一起被称为第一源区 33。第一半导体纳米线32C(见图5B)邻接第一垫片漏部37A的另一端也被掺杂以第二导电 类型的掺杂剂，这里被称为第一纳米线漏部37B。第一垫片漏部37A和第一纳米线漏部37B 具有第二导电类型的掺杂，合在一起被称为第一漏区37。第一半导体纳米线32C(见图5B) 未被注入第二导电类型的掺杂剂的中间部分具有第一导电类型的掺杂，这里被称为第一沟道区35。第一沟道区35横向上邻接第一源区33和第一漏区37。第一沟道区35、第一源区 33、第一漏区37、第一栅介质36和第一栅电极38合在一起构成第一半导体纳米线晶体管， 它控制穿过第一半导体纳米线(35、33B、37B)的电流流动。利用第二栅电极58作为离子注入掩模，将第一导电类型的掺杂剂注入到第二器 件区4中。在第一导电类型的掺杂剂的注入期间，可以用阻隔掩模覆盖第一器件区2。第二 细化源侧垫片52A和第二细化漏侧垫片52B用第一导电类型的掺杂剂来掺杂，这里被称为 第二垫片源部53A和第二垫片漏部57A。第二半导体纳米线52C(见图5C)邻接第二垫片源 部53A的一端也用第一导电类型的掺杂剂来掺杂，这里被称为第二纳米线源部53B。第二 垫片源部53A和第二纳米线源部53B具有第一导电类型的掺杂，合在一起被称为第二源区 53。第二半导体纳米线52C(见图5C)邻接第二垫片漏部57A的另一端也被掺杂以第一导电 类型的掺杂剂，这里被称为第二纳米线漏部57B。第二垫片漏部57A和第二纳米线漏部57B 具有第一导电类型的掺杂，合在一起被称为第二漏区57。第二半导体纳米线52C(见图5C) 未被注入第一导电类型的掺杂剂的中间部分具有第二导电类型的掺杂，这里被称为第二沟 道区55。第二沟道区55横向上邻接第二源区53和第二漏区57。第二沟道区55、第二源区 53、第二漏区57、第二栅介质56和第二栅电极58合在一起构成第二半导体纳米线晶体管， 它控制穿过第二半导体纳米线(55、53B、57B)的电流流动。参考图7A-7C，在第一和第二半导体纳米线晶体管的上方形成中线 (middle-of-line,MOL)电介质材料层80。MOL电介质材料层80可以包括迁移离子扩散阻 挡层(未示出)，该层包括阻挡迁移离子(例如Na+和K+)扩散的材料。用于迁移离子扩散 阻挡层的典型材料包括氮化硅。MOL电介质材料层80可以包括例如CVD氧化物、介电常数 小于2. 8的旋涂低介电常数材料、有机硅酸盐玻璃或介电常数小于2. 8的CVD低介电常数 材料、或者可用于金属互连结构中的后线(back-end-of-line，BE0L)电介质层的任何其它 电介质材料。例如，CVD氧化物可以是非掺杂硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅 酸盐玻璃(PSG)、氟硅酸盐玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)、或它们的组合。MOL电介质 层80填充电介质材料层22与第一和第二半导体纳米线(35、33B、37B、55、53B、57B)之间的 空间。在MOL电介质层80中形成各种接触过孔，这些过孔被填充导电材料以形成各种触 孔。具体地，第一源侧触孔42A被直接形成在第一垫片源部33A上，第一漏侧触孔42B被直 接形成在第一垫片漏部37A上，第一栅侧触孔48被直接形成在第一栅电极38上。类似地， 第二源侧触孔62A被直接形成在第二垫片源部53A上，第二漏侧触孔62B被直接形成在第 二垫片漏部57A上，第二栅侧触孔68被直接形成在第二栅电极58上。在对MOL电介质层 80进行平面化并且除去过剩的导电材料后，MOL电介质层80、第一源侧触孔42A、第一漏侧 触孔42B、第一栅侧触孔48、第二源侧触孔62A、第二漏侧触孔62B和第二栅侧触孔68的顶 面可以基本共面。在MOL电介质层80上可以形成包括第一层金属配线(未示出)的附加 的金属互连结构(未示出)。
虽然已参照具体实施例描述了本发明，但本领域的技术人员在以上说明部分的教 导下显然可以想到多种替换、修改和变体。因此，本发明想要覆盖落入本发明和所附权利要 求书的范围和精神内的所有这样的替换、修改和变体。
权利要求
一种形成半导体结构的方法，包括对包括第一半导体链路部分的第一半导体结构进行图案化，其中所述第一半导体结构具有相隔第一宽度w1的第一对侧壁并且具有在氧化环境中有第一氧化速率的第一表面取向；对包括第二半导体链路部分的第二半导体结构进行图案化，其中所述第二半导体链路部分具有相隔第二宽度w2的第二对侧壁并且具有在所述氧化环境中有第二氧化速率的第二表面取向；通过以所述第一氧化速率细化所述第一半导体链路部分来形成具有第三宽度w3的第一半导体纳米线；以及通过以所述第二氧化速率细化所述第二半导体链路部分来形成具有第四宽度w4的第二半导体纳米线，其中所述第三宽度w3和所述第四宽度w4是亚光刻尺寸。
2.如权利要求1所述的方法，其中，所述第一宽度wl和所述第三宽度w3之差与所述第 二宽度和所述第四宽度w4之差的比值R等于所述第一氧化速率与所述第二氧化速率之 比。
3.如权利要求2所述的方法，其中，所述第一宽度wl和所述第二宽度w2是光刻尺寸。
4.如权利要求1所述的方法，其中，所述第一半导体结构还包括宽度大于所述第一宽 度wl的第一源侧垫片和第一漏侧垫片，并且其中，所述第二半导体结构还包括宽度大于所 述第二宽度的第二源侧垫片和第二漏侧垫片。
5.如权利要求4所述的方法，还包括与所述第一和第二半导体链路部分同时地细化所 述第一源侧垫片、所述第一漏侧垫片、所述第二源侧垫片和所述第二漏侧垫片。
6.如权利要求5所述的方法，其中，在细化前，所述第一源侧垫片、所述第一漏侧垫片、 所述第二源侧垫片和所述第二漏侧垫片具有与所述第一和第二半导体链路部分相同的厚 度。
7.如权利要求6所述的方法，其中，在细化后，所述第一源侧垫片、所述第一漏侧垫片、 所述第二源侧垫片和所述第二漏侧垫片具有与所述第一和第二半导体纳米线相同的厚度。
8.如权利要求4所述的方法，还包括利用所述第一和第二半导体结构作为蚀刻掩模， 从所述第一和第二半导体结构下方蚀刻电介质材料层，其中在所述第一和第二半导体链路 部分的下方根切所述电介质材料层。
9.如权利要求8所述的方法，其中，所述第一和第二半导体链路部分悬在所述电介质 材料层的剩余部分的上方，并且其中，所述第一和第二半导体结构在所述第一源侧垫片、所 述第一漏侧垫片、所述第二源侧垫片和所述第二漏侧垫片的底面上接触所述电介质材料 层。
10.如权利要求1所述的方法，还包括对单晶半导体层进行图案化，其中所述第一半 导体结构和所述第二半导体结构由所述单晶半导体层的被图案化的部分形成。
11.如权利要求1所述的方法，其中，所述第一对侧壁平行于在所述单晶半导体层中的 所有垂直面当中空穴迁移率达到最大的垂直面。
12.如权利要求1所述的方法，其中，所述第二对侧壁平行于在所述单晶半导体层中的 所有垂直面当中电子迁移率达到最大的垂直面。
13.如权利要求1所述的方法，其中所述第三宽度w3和所述第四宽度w4从lnm到20nm,并且其中，所述第三宽度w3和所述第四宽度w4从2nm到10nm。
14.如权利要求13所述的方法，其中，所述第三宽度w3和所述第四宽度w4之中的较大 值与所述第三宽度和所述第四宽度w4之间的较小值之比从0. 1到10。
15.如权利要求14所述的方法，其中，所述第三宽度w3和所述第四宽度w4之中的较大 值与所述第三宽度和所述第四宽度w4之间的较小值之比从1. 0到1. 68。
16.如权利要求1所述的方法，还包括通过氧化将所述第一和第二半导体链路部分的外围部分转换成氧化物材料部分；以及去除所述氧化物材料部分，从而所述第一和第二半导体链路部分被细化。
17.如权利要求1所述的方法，其中所述第一和第二半导体结构被形成在电介质材料 层上，其中所述电介质材料层为绝缘层上半导体S0I衬底的埋入式绝缘层，并且其中通过 对所述S0I衬底的半导体顶层进行图案化来形成所述第一和第二半导体结构。
18.如权利要求1所述的方法，还包括在所述第一半导体纳米线的周围形成第一栅介质；在所述第二半导体纳米线的周围形成第二栅介质；在所述第一栅介质的周围形成第一栅电极；以及在所述第二栅介质的周围形成第二栅电极。
19.如权利要求18所述的方法，其中所述第一半导体结构还包括宽度大于所述第一宽 度wl的第一源侧垫片和第一漏侧垫片，并且其中所述第二半导体结构还包括宽度大于所 述第二宽度的第二源侧垫片和第二漏侧垫片，并且其中所述方法还包括用第二导电类型的掺杂剂对所述第一源侧垫片和所述第一漏侧垫片进行掺杂；以及用第一导电类型的掺杂剂对所述第二源侧垫片和所述第二漏侧垫片进行掺杂，其中所 述第二导电类型与所述第一导电类型相反。
20.如权利要求19所述的方法，其中所述第一半导体纳米线具有所述第一导电类型的 掺杂，并且其中所述第二半导体纳米线具有所述第二导电类型的掺杂。
21.一种半导体结构，包括第一半导体结构，该第一半导体结构包括第一半导体纳米线、第一源侧垫片和第一漏 侧垫片，其中所述第一源侧垫片和所述第一漏侧垫片中的每一个都毗连所述第一半导体纳 米线并且包括具有第二导电类型的掺杂的半导体材料，并且其中所述第一半导体纳米线的 中间部分包括所述半导体材料、具有第一导电类型的掺杂、并具有相隔亚光刻宽度且有第 一表面取向的第一对侧壁，其中所述第二导电类型与所述第一导电类型相反；和第二半导体结构，该第二半导体结构包括第二半导体纳米线、第二源侧垫片和第二漏 侧垫片，其中所述第二源侧垫片和所述第二漏侧垫片中的每一个都毗连所述第二半导体纳 米线并且包括具有所述第一导电类型的掺杂的所述半导体材料，并且其中所述第二半导体 纳米线包括所述半导体材料、具有所述第二导电类型的掺杂、并具有相隔另一亚光刻宽度 且有第二表面取向的第二对侧壁，所述另一亚光刻宽度在所述亚光刻宽度的80%至125% 之间，其中所述第二表面取向不同于所述第一表面取向。
22.如权利要求21所述的半导体结构，还包括电介质材料层，该电介质材料层包括垂 向毗连所述第一源侧垫片的第一电介质基座、垂向邻接所述第一漏侧垫片的第二电介质基 座、垂向邻接所述第二源侧垫片的第三电介质基座和垂向邻接所述第二漏侧垫片的第四电介质基座。
23.如权利要求21所述的半导体结构，其中所述第一和第二半导体纳米线包括从硅、 锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、iii-V化合物半导体材料、 II-VI化合物半导体材料、有机半导体材料和其他化合物半导体材料中选择的半导体材料。
24.如权利要求21所述的半导体结构，其中所述第一和第二半导体纳米线包括单晶娃。
25.如权利要求24所述的半导体结构，其中所述第一和第二半导体纳米线中的每一个 都具有表面取向为(001)的顶面，其中所述第一对侧壁具有(110)表面取向，并且其中所述 第二对侧壁具有(010)表面取向。
全文摘要
本发明涉及具有迁移率优化取向的半导体纳米线及其形成方法。通过对电介质材料层上的半导体层进行光刻图案化来形成分别包含一个半导体链路部分和两个毗连的垫片部分的原型半导体结构。半导体链路部分的侧壁被取向为对于第一类型的半导体结构使空穴迁移率最大并且对于第二类型的半导体结构使电子迁移率最大。通过氧化对半导体结构进行细化，这样对于不同晶向以不同速率减小了半导体链路部分的宽度。半导体链路部分的宽度被预先确定，使得对半导体链路部分的侧壁的不同细化量导致细化后得到的半导体纳米线具有目标亚光刻尺寸。通过补偿对于不同晶面的不同细化速率，对于不同晶向可以形成具有最优亚光刻宽度的半导体纳米线，而不会出现细化不足或过量。
文档编号H01L29/06GK101859707SQ201010154450
公开日2010年10月13日 申请日期2010年4月2日 优先权日2009年4月3日
发明者D·齐达姆巴劳, L·塞卡里克, T·巴维克兹 申请人:国际商业机器公司