专利名称：图像传感器及半导体制造工艺的制作方法
技术领域：
本发明涉及一种半导体装置，尤其涉及一种浅沟槽隔离结构。在不同实施例 中，双重浅沟槽隔离结构使用于高效能的互补式金属-氧化物-半导体(complementary metal-oxide-semiconductor, CMOS) HK象^专胃^!!。
背景技术：
CMOS图像传感器(CMOS image sensor，CIS)使用于包含数字相机的应用中。在 半导体技术中，图像传感器用于感测投射至半导体基底的光线。一般来说，这些装置利用了 包含光电二极管及其他元件(例如，晶体管)的有源像素(active pixel)阵列(即，图像 传感元件或单元)，将图像转为数字数据或电子信号。CIS产品通常包含一像素区及一周边 区。浅沟槽隔离(shallow trench isolation，STI)为集成电路的特征部件，用以防 止相邻的半导体部件之间的漏电流。许多方法对于CIS中像素阵列区及周边区均采用单一 STI结构。也即，像素阵列区及周边区中STI的深度为相同的。暗电流为像素在未照光的情形下所产生的有害电流。对应暗电流的信号可称为暗 信号(dark signal) 0暗电流的来源包含硅晶片内的杂质，其可因为制造工艺技术及像素 区的内生热(heat buildup)而对硅晶晶格造成损害。过量的暗电流会产生漏电流并造成 图像退化及不佳的装置效能。当像素尺寸缩减(例如，先进的CIS)，对于暗电流漏电容限 (tolerance)也必须降低。
发明内容
为了解决现有技术的问题，本发明一实施例揭示一种图像传感器，包括一基底， 具有一像素区及一周边区；一第一隔离结构，形成于像素区，其中第一隔离结构包括一第一 沟槽，其具有一第一深度；以及一第二隔离结构，形成于周边区，其中第二隔离结构包括一 第二沟槽，其具有一第二深度。第二深度大于该第一深度。本发明一实施例揭示一种半导体制造工艺，包括提供一基底，其具有一像素区及 一周边区；在基底上形成一掩模层；进行光学图案化，以在像素区定义一第一浅沟槽隔离 结构且在周边区定义一第二浅沟槽隔离结构；蚀刻掩模层及基底，以形成具有一第一深度 的第一及第二浅沟槽隔离结构；以及对像素区进行保护，以蚀刻第二浅沟槽隔离结构至一 第二深度，其中第二深度大于第一深度。本发明另一实施例揭示一种半导体制造工艺，包括提供一基底，其具有一像素区 及一周边区；在基底上形成一掩模层；进行一第一光学图案化，以在像素区定义一第一浅 沟槽隔离结构；蚀刻掩模层及该基底，以形成第一浅沟槽隔离结构，其具有一第一深度；进 行一第二光学图案化，以对像素区进行保护，且在周边区定义一第二浅沟槽隔离结构；以及 蚀刻掩模层及基底，以形成第二浅沟槽隔离结构，其具有一第二深度，且第二深度大于该第 一深度。
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本发明又另一实施例揭示一种半导体制造工艺，包括提供一基底，其具有一像素 区及一周边区；在基底上形成一掩模层；形成一第一开口图案，以在像素区定义一第一浅 沟槽隔离结构，且形成一第二开口图案，以在周边区定义一第二浅沟槽隔离结构；通过第一 及该第二开口图案来蚀刻该掩模层；对周边区进行保护，以通过第一开口图案来蚀刻基底， 而形成第一沟槽隔离结构，其具有一第一深度；以及对像素区进行保护，以通过第二开口 图案来蚀刻基底，而形成第二沟槽隔离结构，其具有一第二深度，且第二深度大于该第一深 度。本发明实施例可具有一个或多个特征及/或优点的组合。这些实施例降低暗电流 漏电，因而改善暗信号效能。
图1示出可采用本发明实施例的图像传感器剖面示意图；图2示出根据本发明第一实施例的图像传感器制造方法流程图；图3A至图3K示出对应于图2中区块的图像传感器剖面示意图；图4示出根据本发明第二实施例的图像传感器制造方法流程图；图5A至图5F示出对应于图4中区块的图像传感器剖面示意图；图6示出根据本发明第三实施例的图像传感器制造方法流程图；。图7A至图71示出对应于图6中区块的图像传感器剖面示意图。其中，附图标记说明如下100 图像传感器；110 像素阵列区；111 光电二极管；120 周边区；130 基底；140 后段工艺区；150 (彩色)滤光片；200、400、600 流程图；225、2105 氧化层；235 硬式掩模层；245、275、425、455、625、655、685 光致抗蚀剂层；246-1、246-2、426-1、456-2、626-1、626-2 开口 ；1310-1、1310_2 浅沟槽隔离结构；1410-1、1410-2 金属层；D1、D2 深度；210、220、230、240、250、260、270、280、290、2100、2110、410、420、430、440、450、 460、610、620、630、640、650、660、670、680、690 区块；310、320、330、340、350、360、370、380、390、3100、3110、510、520、530、540、550、 560、710、720、730、740、750、760、760、770、780、790 图像。
具体实施例方式以下以特定语法配合附图来说明本发明的实施例。然而仍可轻易了解本发明的范 围并非局限于此。任何本领域普通技术人员当可作出任何对于所述实施例的更动及润饰以 及本文所述发明原理的任何进一步应用。本文不同实施例中有重复使用的附图标记，然而 即使附图标记相同，也不一定需要将一实施例的特征加诸于另一实施例。双重浅沟槽隔离(STI)图1示出根据本发明实施例的图像传感器100剖面示意图。图像传感器100包括 一像素阵列区110、一周边区120、一基底(例如，硅)130、一后段工艺区140及滤光片150。 以下以图像传感器100作为说明，然而本发明实施例可实施于其他装置，例如有源像素传 感器(active pixel sensor)、电荷耦合元件(charge coupled device, CCD)传感器等等、 埋入式装置(例如，动态随机存取存储器(dynamic random access memory,DRAM))以及只 采用单一 STI结构会有漏电流产生的装置。图像传感器100可为前照式(front-side illuminated,FSI)或背照式(backside illuminated,BSI)传感器。任何本领域普通技术人员可以理解的是在FSI技术中，光线由 晶片的前表面所发出而在BSI技术中则由晶片的背表面所发出。本发明的实施例可实施于 FSI及BSI 二工艺。如公知像素区，像素阵列区110通常包括排列成阵列的像素(未示出)，其中每一 像素可包括各种装置(例如，晶体管)。像素阵列区110也可包括各种元件，例如光检测器 (未示出)等。此处为了简化图示说明，图1中仅示出光电二极管111。光电二极管111感 测通往像素的光量并记录光线的强度或亮度等等。像素阵列区110可用于吸收光线并产生 光电荷或光电子，其收集且聚积于光检测器(例如，光电二极管111)的感光区。一般来说， 像素阵列区110内的晶体管(未示出)包括不同的晶体管类型，例如重置(reset)晶体管、 源极追随(source-follower)晶体管、转换(transfer)晶体管等等，且可用于读取所产生 的光电子并将其转成电子信号。用于像素阵列区110电压在2. 8至3. 0伏特(V)的范围， 取决于不同装置及应用。周边区120包括连接像素阵列区110内像素的逻辑电路，因此可称作逻辑区。周 边区120通常包括电路及输入/输出，用以提供像素的操作环境以及提供像素与外部通信 的支援。周边区120内的电路可包括晶体管、驱动像素以获得信号电荷的电路、模拟/数字 (A/D)转换器、形成输出信号的处理电路、电连接线、其他部件等等。周边区120可使用高电 压(例如，3. 3V)，取决于其应用。基底130可包括硅、碳化硅、锗等等。基底130可通过掺杂半导体掺杂物(例如， P型或N型)而形成。基底130包括浅沟槽特征部件，例如浅沟槽隔离结构(STI)。为了便 于
，位于像素阵列区110的浅沟槽隔离结构标示为1310-1，而位于周边区120的浅 沟槽隔离结构标示为1310-2。为了便于
，此处仅示出二个浅沟槽隔离结构1310-1 及一个浅沟槽隔离结构1310-2，然而本发明实施例可实施于具有不同数量浅沟槽隔离结构 1310-1及1310-2的情形。浅沟槽隔离结构1310-1及1310-2可定义及隔离图像传感器100 的各个电子装置的有源区。本发明实施例中通过浅沟槽隔离结构1310-1及1310-2所提供的隔离特征是取决 于每一像素阵列区Iio及周边区120的需求。如此一来，不同的浅沟槽隔离结构(例如，浅沟槽隔离结构1310-1及1310-2)，其中一个浅沟槽隔离结构包括具有一深度的一沟槽，且 浅沟槽隔离结构1310-1及1310-2的深度(例如，深度Dl及D2)具有不同尺寸。举例来 说，在不同实施例中，像素阵列区110包括NMOS装置，而周边区120包括具有对应P型及N 型阱的NMOS及PMOS装置。取决于实施方式，P型及N型阱可称为双阱(twinwell)。由于 像素阵列区110只有NMOS装置，因此深度Dl浅且提供NMOS装置(例如，与对应的多晶硅 端(poly end cap)及其他)适当的隔离。相较之下，周边区120具有NMOS及PMOS装置双 重类型及对应的阱区(例如，双阱)，因此本发明实施例在周边区120提供额外且具更佳防 护的隔离。也即，深度D2深于深度D1，使浅沟槽隔离结构1310-2深于/大于浅沟槽隔离 结构1310-1。若深度Dl深于所需深度(例如，相等于深度D2)，浅沟槽隔离结构1310-1将 会变大且与基底130之间具有较大的界面(例如，较大的侧壁及底部)，因而增加界面漏电 流以及浅沟槽隔离结构1310-1角落周围漏电的机会。相较之下，周边区120若无有效的隔 离(例如，较深/较大的浅沟槽隔离结构)，例如深度D2浅于或等于深度D1，阱区之间会产 生暗电流(例如，PMOS装置与NMOS基底之间发生漏电)。实际上，相较于其他方式中所采 用的单一深度的浅沟槽隔离结构而言，本发明实施例改善了效能(例如，暗信号/暗电流效 能)。单一浅沟槽隔离结构无法针对每一像素阵列区110及周边区120提供适当的隔离需 求。取决于不同的应用，深度Dl可在100埃(A) 4000埃的范围且深度D2则在2500埃 4500埃的范围，然而其他深度范围也在本发明的范围之内。在一实施例中，深度Dl约1000 埃，而深度D2约为4000埃。后段工艺区140为半导体晶片进行后段工艺的区域或结构。任何本领域普通技 术人员可理解的是半导体制造工艺通常包括用于半导体装置(例如，晶体管、电阻、电容 等等)制造至金属层但不包括其制造的前段工艺(frontend of line, FEOL)。相较之下， 后段工艺(back end of line, BE0L)以金属层内连接装置，形成外部装置的电性连接。 后段工艺区或结构(例如，区域140)通常包括介层窗(via)、内层介电层(inter-level dielectric)、金属层、保护(passivation)层、接合垫、封装等。在一实施例中，前段工艺为 半导体制造工艺至接触工艺，而后续则为后段工艺。为了便于
，图1中后段工艺区 140仅示出金属层(例如，金属层1410-1及1410-2)，然而本发明实施例中后段工艺区140 可具有其他元件。金属层(例如，金属层1410-1及1410-2)用于提供图像传感器100的各 个电子装置之间的连接。彩色滤光片150用以过滤颜色且包括蓝色、绿色及红色等等的彩色滤光片。第一方法实施例图2示出根据本发明第一实施例的图像传感器(例如，图像传感器100)制造方法 流程图200。为了便于
，仅示出前段工艺的步骤。一旦完成前段工艺，可根据不同 的方法进行后段工艺。图3A至图3K图分别示出对应于图2A至图2B中区块210至2100 的图像310至3100。请参照区块210，提供图像传感器100的基底130，其具有像素阵列区110及周边 区120，如图3A中图像310所示。请参照区块220，在像素阵列区110及周边区120的基底130上沉积一氧化(OX) 层225，如图3B中图像320所示。请参照区块230，在像素阵列区110及周边区120的氧化层225上沉积一硬式掩
7模层235，如图3C中图像330所示。取决于不同的应用，硬式掩模层可为SiN层、SiON层等寸。请参照区块240，利用一光致抗蚀剂层245对具有氧化层225及硬式掩模层235的 图像传感器100进行光学图案化，用以在像素阵列区110及周边区120制作浅沟槽隔离结 构(例如，浅沟槽隔离结构1310-1及1310-2)，如图3D中图像340所示。光致抗蚀剂层245 包括分别对应于浅沟槽隔离结构1310-1及1310-2的开口 246-1及246-2。区块240包括 在图像传感器100上方进行光致抗蚀剂层245的涂布、曝光及形成开口 246-1及246-2。请参照区块250，用于像素阵列区110及周边区120的浅沟槽隔离结构(例如，浅 沟槽隔离结构1310-1及1310-2)通过利用开口 246-1及246-2来蚀刻硬式掩模层235、氧 化层225、及基底130而形成。在此步骤中，浅沟槽隔离结构1310-1及1310-2位于相同层 位(level)，也即，深度Dl及D2相同或大体上相同。另外，浅沟槽隔离结构1310-2的深度 为D1。区块250对应于图3E中的图像350。请参照区块260，从图像传感器100移除光致抗蚀剂层245，如图3F中图像360所
7J\ ο请参照区块270，提供一第二光致抗蚀剂层(例如，光致抗蚀剂层275)，以保护具 有浅沟槽隔离结构1310-1的像素阵列区110。区块270对应于图3G中的图像370。请参照区块280，进一步蚀刻周边区120的浅沟槽隔离结构1310_2，以形成更深的 深度，例如从深度Dl至深度D2，如图3H中图像380所示。请参照区块290，从图像传感器100移除光致抗蚀剂层275，如图31中图像390所
7J\ ο请参照区块2100，在具有浅沟槽隔离结构1310-1及1310-2的图像传感器100上 沉积一第二氧化层，例如氧化层2105。在一实施例中，通过高密度等离子体(high density plasma, HDP)技术来沉积氧化层2105，然而也可利用其他技术进行沉积，例如四乙基硅酸 盐(tetraethyl orthosilicate, TEOS(Si(OC2H5)4))类氧化物，其包括相对惰性的材料，但 提供良好的顺应性涂覆，例如所沉积的膜层不论下方特征部件的表面形貌，都能具有相同 厚度，如图3J中图像3100所示。请参照区块2110，去除不需要的膜层(例如，膜层235及225)且利用化学机械研 磨(chemical mechanical polishing, CMP)来研磨浅沟槽隔离结构 1310-1 及 1310-2，如 图3K中图像3110所示。第二方法实施例图4示出根据本发明第二实施例的图像传感器(例如，图像传感器100)制造方法 流程图400。图5A至图5F分别示出对应于图4中区块410至460的图像510至560。请参照区块410，提供图像传感器100的基底130，其具有氧化层225及硬式掩模 层235，图5A中图像510所示的基底130的制作如前述图像330所述。请参照区块420，在硬式掩模层235上形成一光致抗蚀剂层425，以供形成像素阵 列区110的浅沟槽隔离结构(例如，浅沟槽隔离结构1310-1)图案之用。此图案提供了开 口 426-1，如图5B中图像520所示。请参照区块430，用于像素阵列区110的浅沟槽隔离结构(例如，浅沟槽隔离结构 1310-1)通过利用开口 426-1来蚀刻膜层235与225及基底130而形成。浅沟槽隔离结构
81310-1的深度为D1。区块430对应于图5C中的图像530。请参照区块440，移除光致抗蚀剂层425，如图5D中图像540所示。请参照区块450，在具有浅沟槽隔离结构1310-1的像素阵列区110覆盖一光致抗 蚀剂层(例如，光致抗蚀剂层455)，其具有开口 456-2，以供形成周边区120的浅沟槽隔离 结构1310-2图案之用，如图5E中的图像550所示。请参照区块460，通过开口 456-2所形成的浅沟槽隔离结构1310-2具有深度D2， 其深于深度D1，如图5F中图像560所示。在此步骤之后，可进行图2B中区块290至2110 的步骤。在上述实施例中，可在进行第二光致抗蚀剂层涂覆(区块450)之前，对具有浅沟 槽隔离结构1310-1的图像传感器进行额外的工艺，例如光致抗蚀剂涂覆及干式回蚀刻，以 改善表面平坦度以及减少因形成第一浅沟槽隔离结构1310-1 (区块430)而产生的剥除缺 陷(strip defect)。第三方法实施例图6示出根据本发明第三实施例的图像传感器(例如，图像传感器100)制造方法 流程图600。图7A至图71分别示出对应于图6中区块610至690的图像710至790。请参照区块610，提供图像传感器100的基底130，其具有像素阵列区110及周边 区120以及具有氧化层225及硬式掩模层235，图7A中图像710所示的基底130的制作如 前述图像330所述。请参照区块620，在硬式掩模层235上形成一光致抗蚀剂层(例如，光致抗蚀剂层 625)。光致抗蚀剂层625提供图案化对应像素阵列区110及周边区120的浅沟槽隔离结构 (例如，浅沟槽隔离结构1310-1及1310-2)的膜层235及225之用。因此，光致抗蚀剂层 625包括分别对应于像素阵列区110及周边区120的开口 626-1及626-2，如图7B中图像 720所示。请参照区块630，通过对应于浅沟槽隔离结构1310-1及1310-2的开口 626-1及 626-2来蚀刻膜层235与225，如图7C中图像730所示。。请参照区块640，移除光致抗蚀剂层625，如图7D中图像740所示。请参照区块650，在对应浅沟槽隔离结构1310-2的开口 626_2覆盖另一光致抗蚀 剂层(例如，光致抗蚀剂层655)，光致抗蚀剂层655保护周边区120，如图7E中的图像750 所示。请参照区块660，蚀刻基底130，以形成用于像素阵列区110的浅沟槽隔离结构 (例如，浅沟槽隔离结构1310-1)，其具有深度D1，如图7F中的图像760所示。请参照区块670，移除光致抗蚀剂层655，如图7G中图像770所示。请参照区块680，以另一光致抗蚀剂层(例如，光致抗蚀剂层685)保护像素阵列区 110，如图7H中图像780所示。请参照区块690，蚀刻周边区120的基底130，以形成用于周边区120的浅沟槽隔 离结构1310-2，其具有深度D2且其深于深度D1。区块690对应图71中图像790。在此步 骤之后，传感器100可进行图2B中区块290至2110的步骤。在上述实施例中，所述及的不同技术(例如，蚀亥lj、图案化)便于
，然而在 本发明实施例范围内，也可利用同等及/或不同的技术来获得与上述相同的结果，且本发明并未局限于特定的技术。举例来说，可利用光刻技术进行图案化、利用等离子体蚀刻来进 行蚀刻而形成不同的沟槽，以及利用化学气相沉积(chemical vapor deposition, CVD)将 介电材料填入沟槽中，例如氧化硅。为了获得较佳的平坦表面，上述CVD工艺可采用高密度 等离子体化学气相沉积(high density plasma CVD, HDPCVD)。可采用湿式剥除或等离子 体灰化(ashing)来移除图案化的光致抗蚀剂层。取决于不同的应用，可采用不同类型的硬 式掩模，包括深紫外线(DUV)、I-线、193纳米掩模等等。DUV掩模及193纳米掩模可用于高 解析图案。方法实施例的选择为设计上的选择，其考虑各种因素，例如成本或品质。举例来 说，第二及第三实施例可提供较佳的STI蚀刻轮廓，然而其成本较高。本发明的许多实施例已揭示如上，任何本领域普通技术人员，在不脱离本发明的 精神和范围内，当可作更动及/或润饰。举例来说，以上的方法实施例揭示了示范性步骤， 但是不一定需要照所示的顺序进行。另外，在依据本发明的精神和范围内可适当加入、取 代、改变顺序及/或取消步骤。本文中每一保护范围构成一区分的实施例，且任何本领域普通技术人员在参酌本 文之后可理解本发明的范围涵盖不同保护范围及/或不同实施例的结合。因此，本发明的 保护范围当视所附的权利要求所界定的范围以及与其均等的所有范围为准。
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权利要求
一种图像传感器，包括一基底，具有一像素区及一周边区；一第一隔离结构，形成于该像素区，其中该第一隔离结构包括一第一沟槽，其具有一第一深度；以及一第二隔离结构，形成于该周边区，其中该第二隔离结构包括一第二沟槽，其具有一第二深度；其中该第二深度大于该第一深度。
2.如权利要求1所述的图像传感器，其中该像素区包括NMOS装置，而该周边区包括 NMOS装置及PMOS装置。
3.一种半导体制造工艺，包括提供一基底，其具有一像素区及一周边区； 在该基底上形成一掩模层；进行光学图案化，以在该像素区定义一第一浅沟槽隔离结构且在该周边区定义一第二 浅沟槽隔离结构；蚀刻该掩模层及该基底，以形成具有一第一深度的该第一及该第二浅沟槽隔离结构；以及对该像素区进行保护，以蚀刻该第二浅沟槽隔离结构至一第二深度，其中该第二深度 大于该第一深度。
4.如权利要求3所述的半导体制造工艺，还包括在该第一及该第二浅沟槽隔离结构上沉积一氧化层。
5.如权利要求3所述的半导体制造工艺，其中该基底用于一半导体装置，且该半导体 装置择自于由互补式金属_氧化物_半导体图像传感器、有源像素传感器、电荷耦合元件传 感器及埋入式动态随机存取存储器所组成的族群。
6.如权利要求3所述的半导体制造工艺，还包括在该基底与该掩模层之间形成一氧化 层以及蚀刻该氧化层而形成该第一及该第二浅沟槽隔离结构。
7.一种半导体制造工艺，包括提供一基底，其具有一像素区及一周边区； 在该基底上形成一掩模层；进行一第一光学图案化，以在该像素区定义一第一浅沟槽隔离结构； 蚀刻该掩模层及该基底，以形成该第一浅沟槽隔离结构，其具有一第一深度； 进行一第二光学图案化，以对该像素区进行保护，且在该周边区定义一第二浅沟槽隔 离结构；以及蚀刻该掩模层及该基底，以形成该第二浅沟槽隔离结构，其具有一第二深度，且该第二 深度大于该第一深度。
8.如权利要求7所述的半导体制造工艺，还包括在该第一及该第二浅沟槽隔离结构上沉积一氧化层。
9.如权利要求7所述的半导体制造工艺，其中该基底用于一半导体装置，且该半导体 装置择自于由互补式金属_氧化物_半导体图像传感器、有源像素传感器、电荷耦合元件传 感器及埋入式动态随机存取存储器所组成的族群。
10.如权利要求7所述的半导体制造工艺，还包括在该基底与该掩模层之间形成一氧 化层以及蚀刻该氧化层而形成该第一及该第二浅沟槽隔离结构。
11.如权利要求7所述的半导体制造工艺，还包括在形成该第一浅沟槽隔离结构之后， 涂覆一光致抗蚀剂层且进行干式回蚀刻。
12.—种半导体制造工艺，包括提供一基底，其具有一像素区及一周边区；在该基底上形成一掩模层；形成一第一开口图案，以在该像素区定义一第一浅沟槽隔离结构，且形成一第二开口 图案，以在该周边区定义一第二浅沟槽隔离结构；通过该第一及该第二开口图案来蚀刻该掩模层；对该周边区进行保护，以通过该第一开口图案来蚀刻该基底，而形成该第一沟槽隔离 结构，其具有一第一深度；以及对该像素区进行保护，以通过该第二开口图案来蚀刻该基底，而形成该第二沟槽隔离 结构，其具有一第二深度，且该第二深度大于该第一深度。
13.如权利要求12所述的半导体制造工艺，还包括在该第一及该第二浅沟槽隔离结构 上沉积一氧化层。
14.如权利要求12所述的半导体制造工艺，其中该基底用于一半导体装置，且该半导 体装置择自于由互补式金属_氧化物-半导体图像传感器、有源像素传感器、电荷耦合元件 传感器及埋入式动态随机存取存储器所组成的族群。
15.如权利要求12所述的半导体制造工艺，还包括在该基底与该掩模层之间形成一氧 化层以及蚀刻该氧化层而形成该第一及该第二浅沟槽隔离结构。
全文摘要
本发明公开了一种图像传感器及半导体制造工艺。本发明实施例关于双重浅沟槽隔离。在关于互补式金属-氧化物-半导体图像传感器技术的不同实施例中，双重STI表示一STI结构位于像素区，而另一STI结构位于周边或逻辑区。每一STI结构的深度取决于每一区中装置的需求及/或隔离容限。在一实施例中，像素区采用NMOS装置且此区的STI结构浅于周边区的STI结构，周边区采用NMOS装置及PMOS装置，具有P型及N型阱且需要更佳防护的隔离(即，较深的STI)。取决于实施方式，本发明不同方法实施例可采用不同数量的掩模层(例如，二或三个)来制作双重STI。本发明可以降低暗电流漏电，因而改善暗信号效能。
文档编号H01L27/146GK101924113SQ20101015692
公开日2010年12月22日 申请日期2010年4月6日 优先权日2009年4月3日
发明者刘人诚, 庄俊杰, 杨敦年, 林政贤, 简荣亮 申请人:台湾积体电路制造股份有限公司