半导体装置以及其制造方法

专利名称：半导体装置以及其制造方法
技术领域：
本发明涉及一种使用半导体元件的半导体装置以及一种半导体装置的制造方法。
背景技术：
多样地存在的金属氧化物用于各种各样的用途。氧化铟是公知材料，它用作液晶显示器等所需要的透明电极材料 。有的金属氧化物呈现半导体特性。作为呈现半导体特性的金属氧化物，例如有氧 化钨、氧化锡、氧化铟、氧化锌等，已知将这种呈现半导体特性的金属氧化物用作沟道形成 区的薄膜晶体管(专利文献1至4、非专利文献1)。另外，作为金属氧化物不仅已知一元氧化物，还已知多元氧化物。例如，已知具有 同系物(homologous compound)的InGaO3 (ZnO)m(m为自然数)作为具有In、Ga及Zn的多 元氧化物半导体(非专利文献2至4)。此外，已确认到可以将包括如上所述的In-Ga-Zn类氧化物的氧化物半导体用作 薄膜晶体管的沟道层(专利文献5、非专利文献5和6)。现有的设置在有源矩阵型液晶显示器的各像素中的薄膜晶体管(TFT)使用非晶 硅或多晶硅，但是使用如上述那样的金属氧化物半导体代替这些硅材料来制造薄膜晶体管 的技术引人瞩目。例如，在专利文献6至专利文献9中公开作为金属氧化物半导体使用氧 化锌、In-Ga-Zn-O类氧化物半导体来制造薄膜晶体管，并将该薄膜晶体管用于图像显示装 置的开关元件等的技术。此外，已知包括硅以外的第14族元素的半导体或上述氧化物半导 体以外的化合物半导体也可以用作薄膜晶体管的沟道层。此外，通过溅射法等在300°C以下的温度中可以形成氧化物半导体膜，并且可以容 易在大型衬底的广范围内形成使用氧化物半导体来形成沟道形成区的薄膜晶体管。因此， 可以期待将氧化物半导体膜应用于有源矩阵型的显示装置。[专利文献1]日本专利申请公开昭60-198861号公报[专利文献2]日本专利申请公开平8-264794号公报[专利文献3]日本PCT国际申请翻译平11-505377号公报[专利文献4]日本专利申请公开2000-150900号公报[专利文献5]日本专利申请公开2004-103957号公报[专利文献6]日本专利申请公开2007-123861号公报[专利文献7]日本专利申请公开2007-96055号公报[专利文献8]日本专利申请公开2007-81362号公报[专利文献9]日本专利申请公开2007-123700号公报[非专利文献 1]M. W. Prins, K. 0. Grosse-Holz, G. Muller, J. F. Μ. Cillessen, J. B.Giesbers,R. P. Weening,and R. M. Wolf, " A ferroelectrictransparent thin-film transistor “(透明铁电薄膜晶体管)，Appl. Phys. Lett.，17 June 1996，Vol. 68 pp.3650-3652
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发明内容
于是，本发明的一个方式的目的之一在于提供不容易在漏区电场集中的晶体管。 此外，本发明的一个方式的目的之一在于提供有晶体管的显示装置。本发明的一个方式是一种晶体管，包括第一电极层及第二电极层；与第一电极 层电连接的第一布线层；与第二电极层电连接的第二布线层；第一电极层及第二电极层上 的氧化物半导体层；与氧化物半导体层接触的栅极绝缘膜；以及隔着栅极绝缘膜与第一电 极层及第二电极层的端部重叠的栅电极层，其中栅电极层的开口部与第一布线层及第二布 线层重叠，第一电极层及第二电极层的侧面及上面与氧化物半导体层电连接，第一电极层 及第二电极层的导电率为氧化物半导体层的导电率以上且第一布线层及第二布线层的导 电率以下。此外，本说明书中，栅电极层的开口部与第一布线层及第二布线层重叠的情况是指栅电极层不与第一布线层及第二布线层重叠的情况。换言之，通过具有高导电率的第一布线层及第二布线层的端部不与栅电极层重 叠，缓和在第一电极层及第二电极层附近电场集中的现象，抑制热载流子的产生，其电阻高 于第一布线层及第二布线层的电阻的第一电极层及第二电极层用作漏电极层，而构成晶体管。所公开的发明的一例是一种半导体装置，包括栅电极层；栅电极层上的栅极绝 缘膜；栅极绝缘膜上的其端部与栅电极层重叠的第一电极层及第二电极层；栅极绝缘膜上 的与栅电极层的开口部重叠的第一布线层及第二布线层；以及与栅电极层重叠的区域的氧 化物半导体层。第一布线层与第一电极层电连接，并且第二布线层与第二电极层电连接。第 一电极层延伸，以便使该第一电极层的端部位于第一布线层的端部的内侧并重叠于栅电极 层，并且第二电极层延伸，以便使该第二电极层的端部位于第二布线层的端部的内侧并重 叠于栅电极层。第一电极层及第二电极层的侧面及上面与氧化物半导体层电连接。在栅极 绝缘膜的上面与氧化物半导体层接触。第一电极层及第二电极层的导电率为氧化物半导体 层的导电率以上且第一布线层及第二布线层的导电率以下。此外，在上述半导体装置中，第一电极层及第二电极层的导电率为lX10_4S/cm以 上 且lX102S/cm以下，优选为lXl(T3S/cm以上且lXlOS/cm以下。此外，在上述半导体装置中，栅电极层与第一电极层重叠的长度(Vl)及栅电极层 与第二电极层重叠的长度(v2)分别为0.2μπι以上且5μπι以下。此外，在上述半导体装置中，氧化物半导体层的厚度为5nm以上且200nm以下，优 选为20nm以上且60nm以下，第一电极层及第二电极层的厚度为5nm以上且200nm以下，优 选为5nm以上且氧化物半导体层的厚度的一半以下。此外，在上述半导体装置中，第一布线层的端部隔着栅极绝缘膜和第一电极层在 栅电极层的一方的端部上，并且第二布线层的端部隔着栅极绝缘膜和第二电极层在栅电极 层的另一方的端部上。所公开的发明的另一个例子是一种半导体装置，包括第一电极层及第二电极层； 与第一电极层电连接的第一布线层；与第二电极层电连接的第二布线层；第一电极层及第 二电极层上的氧化物半导体层；氧化物半导体层上的栅极绝缘膜；以及栅极绝缘膜上与第 一电极层及第二电极层的端部重叠的栅电极层。在栅电极层的开口部具有第一布线层及第 二布线层。第一电极层及第二电极层的侧面及上面与氧化物半导体层电连接。第一电极层 及第二电极层的导电率为氧化物半导体层的导电率以上且第一布线层及第二布线层的导 电率以下。此外，在上述半导体装置中，第一电极层及第二电极层的导电率为lX10_4S/cm以 上且lX102S/cm以下，优选为lXl(T3S/cm以上且lXlOS/cm以下。此外，在上述半导体装置中，栅电极层与第一电极层重叠的长度(Vl)及栅电极层 与第二电极层重叠的长度(v2)分别为0.2μπι以上且5μπι以下。此外，在上述半导体装置中，氧化物半导体层的厚度为5nm以上且200nm以下，优 选为20nm以上且60nm以下，第一电极层及第二电极层的厚度为5nm以上且200nm以下，优 选为5nm以上且氧化物半导体层的厚度的一半以下。此外，在上述半导体装置中，栅电极层的一方的端部隔着氧化物半导体层和栅极绝缘膜在第一布线层的端部上，并且栅电极层的另一方的端部隔着氧化物半导体层和栅极 绝缘膜在第二布线层的端部上。所公开的发明的另一个例子是一种半导体装置的制造方法，包括如下步骤在衬 底上形成栅电极层；在栅电极层上形成栅极绝缘膜；在栅极绝缘膜上其端部与栅电极层重 叠地形成第一电极层及第二电极层；与栅电极层的开口部重叠地形成与第一电极层电连接 的第一布线层以及与第二电极层电连接的第二布线层；以及在与栅电极层重叠的区域形成 氧化物半导体层。第一电极层延伸，以便使该第一电极层的端部位于第一布线层的端部的 内侧并重叠于栅电极层，并且第二电极层延伸，以便使该第二电极层的端部位于第二布线 层的端部的内侧并重叠于栅电极层。第一电极层及第二电极层的侧面及上面与氧化物半导 体层电连接。在栅极绝缘膜的上面与氧化物半导体层接触。第一电极层及第二电极层的导 电率为氧化物半导体层的导电率以上且第一布线层及第二布线层的导电率以下。一种半导体装置的制造方法，包括如下步骤在衬底上形成第一电极层及第二电 极层；形成与第一电极层电连接的第一布线层以及与第二电极层电连接的第二布线层；在 第一电极层及第二电极层上形成氧化物半导体层；在氧化物半导体层上形成栅极绝缘膜； 以及在栅极绝缘膜上形成与第一电极层及第二电极层的端部重叠的栅电极层。在第一布线 层及第二布线层的开口部具有栅电极层。第一电极层及第二电极层的侧面及上面与氧化物 半导体层电连接。第一电极层及第二电极层的导电率为氧化物半导体层的导电率以上且第 一布线层及第二布线层的导电率以下。 此外，为了方便起见附加第一、第二等序数词，但其并不表示工序顺序或层叠顺 序。另外，本说明书中的序数词不表示用来特定发明的事项的固有名词。此外，在本说明书中半导体装置是指能够通过利用半导体特性而工作的所有装 置，因此利用半导体电路及半导体特性的电光装置以及电子设备都是半导体装置。根据本发明的一个方式，可以提供缓和在第一电极层及第二电极层附近电场集中 的现象并抑制热载流子的产生的晶体管。此外，通过将该晶体管用于显示装置的像素部及驱动电路部，可以提供电特性高 且可靠性高的显示装置。


图IA至IC是说明根据实施方式的半导体装置的图；图2A至2C是说明根据实施方式的半导体装置的制造方法的图；图3A至3C是说明根据实施方式的半导体装置的制造方法的图；图4A1至4B2是说明根据实施方式的半导体装置的图；图5是说明根据实施方式的半导体装置的图；图6A至6C是说明根据实施方式的半导体装置的图；图7A至7C是说明根据实施方式的半导体装置的制造方法的图；图8A至8C是说明根据实施方式的半导体装置的制造方法的图；图9A和9B是说明根据实施方式的半导体装置的图；图IOA和IOB是说明半导体装置的框图的图；图11是说明信号线驱动电路的结构的图12是说明信号线驱动电路的工作的时序图；图13是说明信号线驱动电路的工作的时序图；图14是说明移位寄存器的结构的图；图15是说明根据实施方式的触发器的连接结构的图；图16A1至16B是说明根据实施方式的半导体装置的图；图17是说明根据实施方式的半导体装置的图；图18是说明根据实施方式的半导体装置的图；
图19是说明根据实施方式的半导体装置的像素等效电路的图；图20A至20C是说明根据实施方式的半导体装置的图；图21A和21B是说明根据实施方式的半导体装置的图；图22是示出电子书籍的一例的外观图；图23A和23B是示出电视装置及数码相框的例子的外观图；图24A和24B是示出游戏机的例子的外观图；图25是示出移动电话机的一例的外观图；图26A1至26C2是说明根据实施方式的半导体装置的图；图27A1至27B2是说明根据实施方式的半导体装置的图；图28A至28C是说明根据实施方式的半导体装置的电特性的图；图29A和29B是说明根据实施方式的半导体装置的电特性的图；图30A至30C是说明根据实施方式的半导体装置的计算结果的图；图31A和31B是说明根据实施方式的半导体装置的计算结果的图。
具体实施例方式参照附图详细说明实施方式。但是，本发明不局限于以下说明，所属技术领域的普 通技术人员可以很容易地理解一个事实，就是其方式和详细内容可以被变换为各种各样的 形式而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在以下所示的 实施方式所记载的内容中。此外，在以下说明的发明结构中，在不同附图中使用同一附图标 记来表示同一部分或具有相同功能的部分，而省略重复说明。实施方式1在本实施方式中，对半导体装置的一个方式的晶体管的结构进行说明。图IA至IC示出本实施方式的底栅结构的晶体管。图IA是俯视图，图IB是截面 图。图IB是沿着图IA中的虚线A1-A2及B1-B2截断的截面图。图IC是放大图IB中的晶 体管141的第一电极层114a从第一布线层115a延伸的部分以及第二电极层114b从第二 布线层115b延伸的部分的截面图。在图IA至IC所示的薄膜晶体管141中，在衬底100上设置有栅电极层111，在栅 电极层111上设置有栅极绝缘膜102，在栅极绝缘膜102上设置有成为源电极层及漏电极层 的第一电极层114a及第二电极层114b，以使其端部重叠于栅电极层111。此外，在第一电 极层114a及第二电极层114b上分别设置有第一布线层115a及第二布线层115b，彼此电连 接。另外，在与栅电极层111重叠的区域形成有半导体层113。在本实施方式中，形成氧化 物半导体作为半导体层113。
第一布线层115a及第二布线层115b与栅电极层111的开口部重叠，第一布线层 115a的端部隔着栅极绝缘膜102和第一电极层114a在栅电极层111的一方的端部上，而第 二布线层115b的端部隔着栅极绝缘膜102和第二电极层114b在栅电极层111的另一方的 端部上。此外，第一电极层114a从第一布线层115a的端部向与栅电极层111重叠的方向 延伸，第二电极层114b从第二布线层115b的端部向与栅电极层111重叠的方向延伸。此外，半导体层113与第一电极层114a及第二电极层114b的侧面及上面接触地 设置，半导体层113的至少一部分与栅极绝缘膜102上接触地设置。在图1B中，作为衬底100，可以使用通过熔化法或浮法制造的无碱玻璃衬底例如 钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、铝硅酸盐玻璃等；或陶瓷衬底，还可以使用具有可承受 本半导体装置的制造工序的处理温度的耐热性的塑料衬底等。例如，优选使用氧化钡(BaO) 的成分比大于氧化硼(B203)，并应变点为730°C以上的玻璃衬底。这是因为当在700°C左右 的高温下对氧化物半导体层进行热处理时，也玻璃衬底不歪的缘故。此外，还可以使用在不锈钢合金等金属衬底表面上设置绝缘膜的衬底。在 衬底100为母玻璃的情况下，衬底的尺寸可以采用第一代(320mmX400mm)、第二代 (400mm X 500mm)、第三代(550mm X 650mm)、第四代(680mm X 880mm 或 730mm X 920mm)、 第五代(1000mmX 1200mm 或 llOOmmX 1250mm)、第六代(1500mmX 1800mm)、第七 代(1900mmX 2200mm)、第八代(2160mmX 2460mm)、第九代(2400mmX 2800mm 或 2450mmX3050mm)、第十代(2950mmX3400mm)等。此外，还可以在衬底100上形成绝缘膜作为基底膜。作为基底膜，可以利用CVD法 或溅射法等由氧化硅膜、氮化硅膜、氧氮化硅膜、或氮氧化硅膜的单层或叠层来形成即可。栅电极层111 使用铝(A1)、铜(Cu)、金(Au)、银(Ag)、钼(Pt)、钼(Mo)、钛(Ti)、 铬(Cr)、钽(Ta)、钨(W)、钕(Nd)、钪(Sc)等的金属材料、以这些金属材料为主要成分的合 金材料或以这些金属材料为成分的氮化物以单层或叠层形成。栅电极层111优选使用铝或 铜等的低电阻导电材料形成，但是由于具有耐热性低或容易腐蚀的问题，所以优选与耐热 性导电材料组合而使用。作为耐热性导电材料，使用钼、钛、铬、钽、钨、钕、钪等。作为以铝为第一成分的导电膜，优选使用钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬 (Cr)、钕(Nd)、钪(Sc)、镍(Ni)、钼(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、碳(C)或硅(Si) 等的元素、以这些元素为主要成分的合金材料或添加有化合物的铝合金。此外，当在低电阻的导电膜上层叠由耐热性导电材料构成的导电膜而使用时，例 如优选采用在铝层上层叠钼层的两层结构、在铜层上层叠钼层的两层结构、在铜层上层叠 氮化钛层或氮化钽层的两层结构、层叠氮化钛层和钼层的两层结构。作为三层的叠层结构， 优选采用钨层或氮化钨层、铝和硅的合金层或铝和钛的合金层、氮化钛层或钛层的叠层。此外，还可以使用透明导电膜，作为其材料还可以使用氧化铟氧化锡合金 (In203-Sn02，简称为IT0)、含有硅或氧化硅的铟锡氧化物、铟锌氧化物、氧化锌、添加有铝的 氧化锌(AZ0)或添加有镓的氧化锌(GZ0)等。作为用作栅极绝缘膜102的绝缘膜，例如可以举出氧化硅膜、氮化硅膜、氧氮化硅 膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧化镁膜、氧化钇膜、氧化铪膜、氧化钽膜。由这些材 料构成的单层或叠层结构来形成栅极绝缘膜102。注意，在本说明书中，氧氮化物是指在其组成中氧原子多于氮原子的物质，而氮氧化物是指在其组成中氮原子多于氧原子的物质。例如，氧氮化硅膜是指在其成分中氧原 子多于氮原子的膜，并且当利用卢瑟福背散射光谱学法(RBS :RutherfordBackscattering Spectrometry)以及氢前方散射法(HFS :Hydrogen ForwardScattering)进行测定时，作为 浓度范围，其包含50原子％至70原子％的氧、0. 5原子％至15原子％的氮、25原子％至 35原子％的硅、0. 1原子％至10原子％的氢。另外，氮氧化硅膜是指在其组成中氮原子多 于氧原子的膜，并且当利用RBS及HFS进行测定时，作为浓度范围，其包含5原子％至30原 子％的氧、20原子％至55原子％的氮、25原子％至35原子％的硅、10原子％至30原子％ 的氢。注意，将构成氧氮化硅或氮氧化硅的原子的总计设为100原子％时，氮、氧、硅及氢的 含有比率包含在上述范围内。栅极绝缘膜既可以由单层形成，又可以由两层或三层的绝缘膜的叠层形成。例如， 通过使用氮化硅膜或氮氧化硅膜形成接触于衬底的栅极绝缘膜，衬底和栅极绝缘膜的密接 性提高，并且当将玻璃衬底用作衬底时，可以防止来自衬底的杂质扩散到半导体层，而且还 可以防止栅电极层的氧化。换言之，可以防止膜剥离，并可以提高后面形成的晶体管的电特 性。成为第一电极层114a及第二电极层114b的下部导电膜既可以使用金属又可以 使用半导体，但是使用具有第一布线层115a及第二布线层115b的导电率以下且半导体层 113的导电率以上的导电率的导电膜。第一电极层114a及第二电极层114b具体地使用具 有1 X 10_4S/cm以上且1 X 102S/cm以下，优选1 X 10_3S/cm以上且1 X lO'S/cm以下的导电率 的导电膜而形成。此外，下部导电膜可以以单层或叠层形成。此外，在构成第一电极层114a及第二电极层114b和在其上形成的半导体层113 的元素彼此扩散而形成混合层时或在半导体层113的成膜气氛中含有的元素与第一电极 层114a及第二电极层114b的表面起反应而形成膜时，优选选择导电膜和半导体层113的 材料的组合，以便使混合层或膜呈现导电性。例如，如本实施方式那样，在作为半导体层113使用氧化物半导体时，作为形成第 一电极层114a及第二电极层114b的金属材料使用钼(Mo)、钛(Ti)、钨(W)等，具有导电性 的氧化膜产生在界面，因此是优选的。作为形成第一电极层114a及第二电极层114b的半导体材料，也可以使用氧化铟 氧化锡合金、含有硅或氧化硅的铟锡氧化物、铟锌氧化物、氧化锌、添加有铝的氧化锌(AZ0) 或添加有镓的氧化锌(GZ0)等。此外，作为形成第一电极层114a及第二电极层114b的半导体材料，可以使用可利 用于形成沟道的半导体层113的半导体材料的载流子浓度提高。例如，可以以调整成膜气 体中的氧浓度范围的方式形成载流子的浓度为lX1016/cm3以上且lX1018/cm3以下的具有 n型导电型的In-Ga-Zn-0类氧化物半导体膜。此外，第一电极层114a及第二电极层114b的厚度优选为5nm以上且200nm以下， 更优选为半导体层113所具有的厚度的一半以下。第一电极层114a及第二电极层114b的 厚度越薄，产生在栅极绝缘膜上的台阶越小，而半导体层容易覆盖台阶。其结果是在接触于 台阶部的半导体层中不产生空隙等的阻碍载流子的迁移的结构，可以形成包括形成沟道的 区域的半导体层。另一方面，在第一电极层114a及第二电极层114b太薄时加工变得困难， 并且电阻升高，而损失电极的功能。
此外，在第一电极层114a及第二电极层114b的端部的形状为曲面形状(其端部 与基底(在此，栅极绝缘膜102)接触并向下形成凸的抛物线而增加的形状或其端部与基底 (在此，栅极绝缘膜102)接触并向上形成凸的抛物线而增加的形状)、楔形(锥形)或S字 形时，在基底上产生的台阶更小，因此是优选的。图1C示出放大第一电极层114a及第二电极层114b接触于半导体层113的部分的 截面图。长度vl及长度v2优选分别为0. 2 y m以上且5 y m以下。如图1C所示，长度vl是 指与第一电极层114a接触的第一布线层115a的端部和重叠于栅电极层111并接触于基底 的第一电极层114a的端部之间的长度，长度v2是指接触于第二电极层114b的第二布线层 115b的端部和重叠于栅电极层111并接触于基底的第二电极层114b的端部之间的长度。若第一电极层114a及第二电极层114b从第一布线层115a及第二布线层115b的 端部向内延伸的长度(vl或v2)太短，则难以实现第一电极层114a的侧面及上面与半导体 层113的电连接以及第二电极层114b的侧面及上面与半导体层113的良好的电连接。此 外，若vl或v2太短，则在第一电极层114a或第二电极层114b的端部集中的电场与在栅电 极层111的端部上集中的电场重叠，而电场变大。其结果是通过设置vl或v2缓和电场集 中的现象的效果减少。另外，若vl或v2太长，则不仅晶体管变大，而且因第一电极层114a 及第二电极层114b所具有的电阻而晶体管导通工作时流过的漏电流降低。此外，以第一电极层114a及第二电极层114b为源电极层及漏电极层的晶体管141 的沟道长度L相当于第一电极层114a和第二电极层114b的距离。第一布线层115a及第二布线层115b可以使用与栅电极层111同样的材料以单层 或层叠多个层形成，尤其以铝为主要成分的布线层的电阻低，加工性良好，并便宜，因此是 优选的。此外，第一布线层115a及第二布线层115b的厚度优选为5nm以上且lOOOnm以下。 布线层的厚度越厚布线电阻越降低，但是若其厚度太厚，则在成膜时需要很长时间，并增大 膜的应力而成为产生膜剥离等缺陷的原因。作为在本说明书中使用的半导体，例如可以举出包含以Si、Ge为代表的第14族元 素的半导体、GaAs、InP、ZnSe、CdS、CuA10S等化合物半导体、GaN、AlN、InN等氮化物半导体 以及Zn0、CuA102等氧化物半导体。此外，也可以举出非晶、包含微晶、多晶以及单晶。可以 包含这些半导体来形成半导体层113。在本实施方式中，作为半导体层113使用氧化物半导体。作为形成半导体层113的 氧化物半导体，优选使用具有表示为InM03(Zn0)m(m>0)的结构的氧化物半导体，尤其优选 使用In-Ga-Zn-0类氧化物半导体。另外，M表示选自镓(Ga)、铁(Fe)、镍(Ni)、猛(Mn)及 钴(Co)中的一种金属元素或多种金属元素。例如，作为M，有时采用Ga，有时包含Ga和Ga 以外的上述金属元素诸如Ga和Ni或Ga和Fe等。此外，在上述氧化物半导体中，具有不仅 包含作为M的金属元素，而且还包含作为杂质元素的Fe、Ni等其他过渡金属元素或该过渡 金属的氧化物的氧化物半导体。在本说明书中，在表示为InM03(Zn0)m(m>0)的结构的氧 化物半导体中，将具有作为M至少包含Ga的结构的氧化物半导体称为In-Ga-Zn-0类氧化 物半导体，将该薄膜也称为In-Ga-Zn-0类非单晶膜。通过XRD(X线分析)分析在In-Ga-Zn-0类非单晶膜的结晶结构中，观察到非晶结 构。另外，至于In-Ga-Zn-0类非单晶膜，在使用溅射法进行成膜之后以200°C至500°C，典 型地以300°C至400°C进行10分钟至100分钟的热处理。
然而，形成半导体层113的氧化物半导体不局限于具有表示为InM03 (ZnO) ffl(m>0) 的结构的氧化物半导体。例如，也可以使用氧化铟(InOx)、氧化锌(ZnOx)、氧化锡(SnO)、氧 化铟锌(IZ0)、氧化铟锡(IT0)、包含氧化硅的氧化铟锡(ITS0)、包含氧化硅的氧化铟锌(包 含SiOx的IZ0)、包含氧化硅的氧化锌(ZS0)、包含氧化硅和氧化锡的氧化锌(TSZ0)、添加有 镓的氧化锌(GZ0)等形成的氧化物半导体。使用氧化物半导体的半导体层113的厚度为5nm以上且200nm以下，优选为20nm 以上且60nm以下。使用氧化物半导体的半导体层113的载流子浓度范围优选小于IX lOYcm3 (更优 选为lXloVcm3以上)。在使用氧化物半导体的半导体层113的载流子浓度范围超过上述 范围时，有晶体管成为常开启状态(normally-on)的忧虑。作为用于半导体层113的氧化物半导体，除了上述材料之外，还可以应用 In-Sn-Zn-0 类、Sn-Ga-Zn-O 类、In-Zn-O 类、Sn-Zn-O 类、Ga-Zn-O 类、ln_0 类、Sn_0 类、Zn_0 类的氧化物半导体。换言之，通过使这些氧化物半导体包含绝缘杂质，可以抑制该半导体层 113的晶化，并且使晶体管的特性稳定。使用氧化物半导体的半导体层113也可以包含绝缘杂质。作为该杂质，应用以氧 化硅、氧化锗等为代表的绝缘氧化物；以氮化硅等为代表的绝缘氮化物；或者氧氮化硅等 的绝缘氧氮化物。以不降低氧化物半导体的导电性的浓度添加这些绝缘氧化物或绝缘氮化物。通过使用氧化物半导体的半导体层113包含绝缘杂质，可以抑制该使用氧化物半 导体的半导体层113的晶化。通过抑制使用氧化物半导体的半导体层113的晶化，可以使 晶体管的特性稳定。此外，通过使In-Ga-Zn-0类氧化物半导体包含氧化硅等的杂质，即使进行300°C 至600°C的热处理，也可以防止该氧化物半导体的晶化或微晶粒的生成。在将In-Ga-Zn-0类氧化物半导体用作沟道形成区的晶体管的制造步骤中，通过 进行热处理可以提高S值(subthreshold swing value)、场效应迁移率，通过In-Ga-Zn-0 类氧化物半导体包含氧化硅等的杂质，即使在这种情况下也可以防止晶体管成为常开启状 态。另外，即使在对该晶体管施加热压力、偏压力的情况下，也可以防止阈值电压的变动。通过采用上述结构，可以提供如下晶体管具有高导电率的第一布线层及第二布 线层的端部不与栅电极层重叠，缓和在第一电极层及第二电极层附近电场集中的现象，而 抑制载流子的产生。此外，可以提供不容易发生随时间晶体管的导通电流值(在半导体元 件导通工作时流过的漏电流)降低的热载流子劣化的晶体管。此外，通过第一布线层及第二布线层的端部形成在栅电极层的端部上，可以提供 在晶体管的导通工作时流过的漏电流不容易降低的晶体管。注意，本实施方式所示的结构可以与其他实施方式所例示的结构适当地组合而使用。实施方式2下面，参照图2A至图3C说明图1A至1C的薄膜晶体管141的制造方法。具体而 言，对具有晶体管的显示装置的像素部的制造工序进行说明。衬底100使用与实施方式1所说明的衬底同样的衬底，并通过溅射法或真空蒸镀法在衬底100的整个表面上形成实施方式1所说明的用于栅电极层111的导电膜材料。接 着，进行第一光刻工序形成抗蚀剂掩模，并且通过蚀刻去除不需要的部分来形成包括栅电 极层111的栅极布线、电容布线123以及第一端子118。此时，优选通过蚀刻至少将栅电极 层111的端部形成为锥形，以便防止断开。接着，在栅电极层111的整个表面上形成栅极绝缘膜102。栅极绝缘膜102利用 CVD法或溅射法等形成，将其膜厚度设定为50nm至250nm。例如，通过CVD法或溅射法使用氧化硅膜以lOOnm的厚度形成栅极绝缘膜102。当 然，栅极绝缘膜102不局限于这样的氧化硅膜，可以使用实施方式1所举出的各种材料的单
层或叠层结构。此外，作为栅极绝缘膜102，还可以通过使用有机硅烷气体的CVD法而形成氧化硅 层。作为有机硅烷气体，可以使用如正硅酸乙酯(TE0S:化学式为Si(0C2H5)4)、四甲基硅烷 (TMS 化学式为Si (CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(0MCTS)、六甲基 二硅氮烷(HMDS)、三乙氧基硅烷(SiH(0C2H5)3)、三二甲基氨基硅烷(SiH(N(CH3)2)3)等的含 硅化合物。接着，进行第二光刻工序形成抗蚀剂掩模，通过蚀刻去除不需要的部分形成到达 与栅电极层111相同的材料的布线或电极层的接触孔。该接触孔是为用来与后面形成的导 电膜直接连接而设置的。例如，在驱动电路部中，在形成与栅电极层和源电极层或漏电极层 直接接触的晶体管、与端子部的栅极布线电连接的端子的情况下形成接触孔。接着，将成为第一电极层114a及第二电极层114b的下部导电膜形成在栅极绝缘 膜102上。下部导电膜使用具有实施方式1所说明的第一布线层115a及第二布线层115b 的导电率以下，并且半导体层113的导电率以下的导电率的导电膜来形成。另外，可以利用 溅射法或真空蒸镀法形成下部导电膜。在本实施方式中，下部导电膜使用具有n型的导电型的In-Ga-Zn-0类氧化物半导 体膜而形成。In-Ga-Zn-0类氧化物半导体膜由于根据成膜条件可以控制载流子浓度，所以 选择提高载流子浓度的成膜条件形成具有n型的导电型的半导体膜，它可以用作下部导电 膜。此外，对后面形成沟道的半导体层113利用In-Ga-Zn-0类氧化物半导体膜的情况进行 说明。具有n型的导电型的In-Ga-Zn-0类氧化物半导体膜利用溅射法在氩等稀有气体 和氧气体的气氛下形成。此时，通过在氩等稀有气体的流量的比率大于氧气体的流量的比 率下进行成膜或者在不使用氧气体而只使用氩等稀有气体的气氛下进行成膜，可以形成具 有半导体层113的导电率以上且第一布线层115a及第二布线层115b以下的导电率的下部 导电膜。作为具体的条件例子，使用直径为8英寸的包含In、Ga以及Zn的氧化物半导体靶 材(ln203 Ga203 ZnO = 1 1 1)，衬底和靶材之间的距离为170mm，压力为0. 4Pa，直 流(DC)电源为0. 5kW，成膜气体Ar 02 = 50 1 (seem)，将成膜温度设定为室温来进行 溅射成膜。具有n型的导电型的In-Ga-Zn-0类氧化物半导体膜不仅示出1 X 10_4S/cm以 上且lX102S/cm以下的导电率，而且可以与用于本实施方式中的后述的半导体层113的 In-Ga-Zn-0类氧化物半导体膜良好地电连接，因此是优选的。
接着，进行第三光刻工序形成抗蚀剂掩模133，对下部导电膜进行蚀刻，形成第一 电极层114a、第二电极层114b。作为此时的蚀刻方法使用湿蚀刻或干蚀刻。例如，在下部导电膜使用具有n型的导电型的In-Ga-Zn-0类氧化物半导体膜 时，作为蚀刻剂使用用于以后说明的形成沟道的半导体层113的蚀刻剂即可，例如可以将 IT0-07N(日本关东化学株式会社制造)用作蚀刻剂进行湿蚀刻。此外，在使用湿蚀刻的情 况下，各向同性地进行蚀刻，第一电极层114a及第二电极层114b的端部比抗蚀剂掩模133 更向内缩退。此外，图2A示出这个阶段的截面图。接着，在包括第一电极层114a及第二电极层114b的衬底的整个表面上形成成为 第一布线层115a及第二布线层115b的上部导电膜。成为第一布线层115a及第二布线层 115b的上部导电膜可以使用与用于实施方式1所说明的栅电极层111的导电膜材料同样的 材料。此外，可以上部导电膜以单层或层叠多个层来形成。此外，可以利用溅射法或真空蒸 镀法来形成上部导电膜。在本实施方式中，作为上部导电膜使用层叠20nm厚的钛膜和150nm厚的铝膜的叠 层膜。铝是布线电阻低的材料，通过层叠钛膜可以布线层具有耐热性。接着，进行第四光刻工序形成抗蚀剂掩模134，通过蚀刻对上部导电膜进行蚀刻， 形成第一布线层115a、第二布线层115b以及第二端子122。作为此时的蚀刻方法使用湿蚀 刻或干蚀刻。例如，在上部导电膜使用钛和铝的叠层膜时，可以将过氧化氢溶液、加热盐酸或包 含氟化铵的硝酸水溶液用作蚀刻剂来进行湿蚀刻。此外，例如使用KSMF-240(日本关东化 学株式会社制造)，可以对钛和铝一同进行蚀刻。另外，也可以使用干蚀刻对钛和铝一同进 行蚀刻。通过上述工序形成的第一电极层114a及第二电极层114b成为晶体管的源电极层 及漏电极层，而第一布线层115a及第二布线层115b成为源极布线及漏极布线。图2B示出 这个阶段的截面图。此外，本实施方式例示由第一布线层115a及第二布线层115b覆盖第一电极层 114a及第二电极层114b的与栅电极层111的开口部重叠的端部的形状而说明，但是也可以 采用第一电极层114a及第二电极层114b的该端部从第一布线层115a及第二布线层115b 的端部延伸出的形状。此外，在该第四光刻工序中，第二端子122留在端子部。另外，第二端子122使用 源极布线的一部分形成，并与信号线电连接。此外，在端子部中连接电极120通过形成在栅极绝缘膜中的接触孔与端子部的第 一端子118直接连接。另外，在此未图示，通过与上述工序同一的工序，驱动电路的晶体管 的源极布线或漏极布线与栅电极通过栅极绝缘膜的开口部直接连接。注意，在后述的形成包括形成沟道的区域的氧化物半导体膜103之前，优选通过 进行在设置有衬底100的处理室内引入氩气体来产生等离子体的反溅射，去除附着于栅极 绝缘膜表面的尘屑。另外，通过进行反溅射，可以提高栅极绝缘膜102表面的平坦性。反溅 射是指一种方法，其中不对靶材一侧施加电压，而在氩气氛下使用RF电源对衬底一侧施加 电压并在衬底上产生等离子体来对表面进行改性。此外，也可以使用氮、氦等代替氩气氛。 另外，也可以在对氩气氛中加入氧、N20等的气氛下进行。另外，也可以对氩气氛中加入Cl2、CF4等的气氛下进行。在反溅射处理之后，通过不暴露于大气地形成氧化物半导体膜103， 可以防止在栅极绝缘膜102和氧化物半导体膜103的界面上附着尘屑或水分。接着，在氩等稀有气体和氧气体的气氛下通过溅射法不暴露于大气地形成成为半 导体层113的氧化物半导体膜103。作为氧化物半导体膜103可以使用实施方式1所示的 氧化物半导体，优选使用In-Ga-Zn-0类氧化物半导体。作为具体的条件例子，使用直径为8英寸的包含In、Ga以及Zn的氧化物半导体靶 材(ln203 Ga203 ZnO = 1 1 1)，衬底和靶材之间的距离为170mm，压力为0. 4Pa，直 流(DC)电源为0.5kW，成膜气体Ar 02 = 10 5 (seem)，将成膜温度设定为室温来进行溅 射成膜。另外，可以在包括ln203的直径为8英寸的圆盘上配置颗粒状的Ga203和ZnO作为 靶材。此外，通过使用脉冲直流(DC)电源，可以减少尘屑，膜厚度分布也变为均勻，因此是 优选的。将In-Ga-Zn-0类非单晶膜的厚度设定为5nm以上且200nm以下，优选为20nm以 上且60nm以下。图2C示出这个阶段的截面图。在通过溅射法形成In-Ga-Zn-0类非单晶膜的情况下，也可以使包含In、Ga及Zn 的氧化物半导体靶材包括绝缘杂质。该杂质是以氧化硅、氧化锗等为代表的绝缘氧化物、以 氮化硅为代表的绝缘氮化物或氧氮化硅等的绝缘氧氮化物等。例如，优选使氧化物半导体 靶材包含0. lwt%以上且30wt%以下的Si02。通过使氧化物半导体包含绝缘杂质，可以容易使形成的氧化物半导体非晶化。另 外，在对氧化物半导体膜103进行热处理时，可以抑制氧化物半导体膜103的晶化。除了 In-Ga-Zn-0类氧化物半导体之外，还可以使In-Sn-Zn-O类、Sn-Ga-Zn-O类、 In-Zn-0类、Sn-Zn-0类、Ga-Zn-O类、In-0类、Sn_0类、Zn_0类的氧化物半导体包含绝缘杂 质，来获得同样的效果。例如，在通过溅射法形成添加有氧化硅的In-Sn-Zn-0类氧化物半导体的情况下， 作为靶材使用以预定的比率烧结In203、Sn02、Zn0、Si02的靶材。另外，在采用添加有氧化硅 的In-Zn-0类氧化物半导体的情况下，作为靶材使用以预定的比率烧结ln203、ZnO、Si02的 靶材。另外，在通过溅射法形成添加有氧化硅的Sn-Zn-0类氧化物半导体的情况下，使用如 下靶材，即以预定的比率混合Sn02和ZnO，以Sn02和ZnO的总计的lwt%以上且30wt%以 下的比率添加Si02，并且进行烧结的靶材。在形成In-Ga-Zn-0类非单晶膜时，既可以使用与前面进行了反溅射的处理室同 一处理室，又可以使用与前面进行了反溅射的处理室不同的处理室。在溅射法中，有作为溅射电源使用高频电源的RF溅射法、DC溅射法，还有以脉冲 方法施加偏压的脉冲DC溅射法。RF溅射法主要用于绝缘膜的形成，而DC溅射法主要用于 金属膜的形成。此外，还有可以设置多个材料不同的靶材的多元溅射装置。多元溅射装置既可以 在同一处理室中层叠形成不同材料的膜，又可以在同一处理室中同时对多种材料进行放电 而进行成膜。此外，具有利用如下溅射法的溅射装置在处理室内具备磁石机构的磁控管溅射 法；不使用辉光放电而利用使用微波来产生的等离子体的ECR溅射法。此外，作为使用溅射法的成膜方法，还有在成膜时使靶材物质和溅射气体成分起 化学反应而形成它们的化合物薄膜的反应溅射法以及在成膜时对衬底也施加电压的偏压
16溅射法。接着，进行第五光刻工序形成抗蚀剂掩模135，并且对In-Ga-Zn-0类非单晶膜进 行蚀刻。可以将柠檬酸或草酸等的有机酸用作蚀刻剂进行蚀刻。在本实施方式中，通过使 用IT0-07N(日本关东化学株式会社制造)的湿蚀刻去除不需要的部分来使In-Ga-Zn-0类 非单晶膜成为岛状，而形成作为In-Ga-Zn-0类非单晶膜的半导体层113。通过将半导体层 113的端部蚀刻为锥形，可以防止因台阶形状导致的布线的断开。此外，此时的蚀刻不局限于湿蚀刻，而也可以利用干蚀刻。作为用于干蚀刻的 蚀刻装置，可以使用如下装置利用反应性离子蚀刻法(Reactive Ion Etching :RIE 法)的蚀刻装置；利用ECR(Electr0n Cyclotron Resonance 电子回旋加速器谐振)或 I CP (Inductively Coupled Plasma 感应耦合等离子体)等的高密度等离子体源的干蚀刻 装置。另外，作为与ICP蚀刻装置相比容易得到在较大面积上的均勻放电的干蚀刻装置，有 ECCP(Enhanced Capacitively Coupled Plasma 增大电容耦合等离子体)模式的蚀刻装 置，在该ECCP模式的蚀刻装置中，上部电极接地，下部电极连接到13. 56MHz的高频电源，并 且下部电极还连接到3. 2MHz的低频电源。该ECCP模式的蚀刻装置可以对应例如使用第十 代的超过3m的尺寸的衬底作为衬底的情况。通过上述步骤，可以制造将使用氧化物半导体的半导体层113用作沟道形成区的 晶体管141。图3A示出这个阶段的截面图。在去除抗蚀剂掩模135之后，优选以200°C至600°C，典型的是以250°C至500°C进 行热处理。在本实施方式中在炉中，在氮气氛下以350°C进行一个小时的热处理。通过该热 处理，进行In-Ga-Zn-0类非单晶膜的原子级的重新排列。由于通过该热处理而释放阻碍载 流子迁移的应变，所以在此的热处理(还包括光退火)是重要的。另外，进行热处理的时序 只要在形成In-Ga-Zn-0类非单晶膜之后，就没有特别的限制，例如也可以在形成像素电极 之后进行。再者，也可以对使用氧化物半导体的半导体层113的沟道形成区的背面，所谓形 成背沟道的面进行氧自由基处理。通过进行氧自由基处理，可以使晶体管成为常截止状态 (normally-off)。另外，通过进行自由基处理，可以恢复使用氧化物半导体的半导体层113 的露出的面的损伤。自由基处理在02、N20气氛下，或优选在包含氧的N2、He、Ar气氛下进 行。另外，还可以在对上述气氛添加C12、CF4的气氛下进行自由基处理。注意，自由基处理 优选不加偏压地进行。接着，形成覆盖晶体管141的保护绝缘层109。作为保护绝缘层109，可以使用利 用溅射法等而得到的氮化硅膜、氧化硅膜、氧氮化硅膜、氧化铝膜、氧化钽膜等。接着，进行第六光刻工序形成抗蚀剂掩模，通过对保护绝缘层109进行蚀刻来形 成到达第二布线层115b的接触孔125。此外，通过在此的蚀刻，形成到达第二端子122的接 触孔124、到达连接电极120的接触孔126。图3B示出去除抗蚀剂掩模之后的截面图。接着，形成透明导电膜。作为透明导电膜的材料，通过溅射法、真空蒸镀法等形成 氧化铟(ln203)、氧化铟氧化锡合金(In203-Sn02、简称为IT0)等。使用盐酸之类的溶液对这 些材料进行蚀刻处理。然而，由于对IT0的蚀刻特别容易产生残渣，因此也可以使用氧化铟 氧化锌合金(In203-Zn0)，以便改善蚀刻加工性。接着，进行第七光刻工序形成抗蚀剂掩模，通过蚀刻去除不需要的部分来形成像素电极层128。此外，在该第七光刻工序中，以栅极绝缘膜102及保护绝缘层109为电介质，并在 电容部中使用电容布线123和像素电极层128形成存储电容(storagecapacitor)。另外，在该第七光刻工序中，使用抗蚀剂掩模覆盖第一端子及第二端子并使形成 在端子部的透明导电膜127、129残留。透明导电膜127、129成为用来与FPC连接的电极或 布线。形成在与第一端子118直接连接的连接电极120上的透明导电膜129是用作栅极布 线的输入端子的用于连接的端子电极。形成在第二端子122上的透明导电膜127是用作源 极布线的输入端子的用于连接的端子电极。接着，去除抗蚀剂掩模。图3C示出这个阶段的截面图。此外，图4A1和图4A2分别示出这个阶段的栅极布线端子部的截面图及俯视图。图 4A1相当于沿着图4A2中的线C1-C2的截面图。在图4A1中，形成在保护绝缘膜154上的透 明导电膜155是用作输入端子的用于连接的端子电极。另外，在图4A1中，在端子部中，使 用与栅极布线相同的材料形成的第一端子151和使用与源极布线相同的材料形成的连接 电极153通过栅极绝缘层152互相重叠，并互相直接接触以实现导通。另外，连接电极153 与透明导电膜155通过设置在保护绝缘膜154中的接触孔直接接触以实现导通。另外，图4B1及图4B2分别示出源极布线端子部的截面图及俯视图。此外，图4B1 相当于沿着图4B2中的线D1-D2的截面图。在图4B1中，形成在保护绝缘膜154上的透明 导电膜155是用作输入端子的用于连接的端子电极。另外，在图4B1中，在端子部中，使用 与栅极布线相同的材料形成的电极156隔着栅极绝缘层152重叠于与源极布线电连接的第 二端子150的下方。电极156不与第二端子150电连接，通过将电极156设定为与第二端 子150不同的电位，例如浮动状态、GND、0V等，可以形成用于对杂波的措施的电容或用于对 静电的措施的电容。此外，第二端子150隔着保护绝缘膜154与透明导电膜155电连接。根据像素密度设置多个栅极布线、源极布线及电容布线。此外，在端子部中，排列 地配置多个具有与栅极布线相同的电位的第一端子、多个具有与源极布线相同的电位的第 二端子、多个具有与电容布线相同的电位的第三端子等。各端子的数量可以是任意的，实施 者适当地决定各端子的数量，即可。像这样，通过七次的光刻工序，使用七个光掩模可以完成包括底栅型的n沟道型 晶体管的晶体管141的像素部、存储电容。而且，通过对应于每一个像素将该像素部、存 储电容配置为矩阵状来构成像素部，可以将它用作用来制造有源矩阵型显示装置的一个衬 底。在本说明书中，为方便起见将这种衬底称为有源矩阵衬底。当制造有源矩阵型液晶显示装置时，在有源矩阵衬底和设置有对置电极的对置衬 底之间设置液晶层，以固定有源矩阵衬底和对置衬底。另外，在有源矩阵衬底上设置与设置 在对置衬底上的对置电极电连接的共同电极，并且在端子部中设置与共同电极电连接的第 四端子。该第四端子是用来将共同电极设定为固定电位，例如GND、0V等的端子。此外，本实施方式不局限于图1A的像素结构。图5示出与图1A不同的平面图的 例子。图5示出一例，其中不设置电容布线，并隔着保护绝缘膜及栅极绝缘膜重叠像素电极 与相邻的像素的栅极布线来形成存储电容。在此情况下，可以省略电容布线及与电容布线 连接的第三端子。另外，在图5中，使用同一附图标记说明与图1A同一部分。在有源矩阵型液晶显示装置中，通过驱动配置为矩阵状的像素电极，在画面上形成显示图案。详细地说，通过在被选择的像素电极和对应于该像素电极的对置电极之间施 加电压，进行配置在像素电极和对置电极之间的液晶层的光学调制，该光学调制被观察者 识别为显示图案。当液晶显示装置显示动态图像时，由于液晶分子本身的响应慢，所以有产生余象 或动态图像的模糊的问题。有一种被称为黑插入的驱动技术，在该驱动技术中为了改善液 晶显示装置的动态图像特性，在每隔一帧进行整个画面的黑显示。此外，还有被称为倍速驱动的驱动技术，其中通过将垂直同步频率设定为1.5倍 以上，优选设定为2倍以上来改善动态特性。另外，还有如下驱动技术为了改善液晶显示装置的动态图像特性，而作为背光灯 使用多个LED (发光二极管)光源或多个EL光源等构成面光源，并使构成面光源的各光源 独立地在一个帧期间内进行间歇发光驱动。作为面光源，可以使用三种以上的LED或白色 发光的LED。由于可以独立地控制多个LED，因此也可以按照液晶层的光学调制的切换时序 使LED的发光时序同步。因为在这种驱动技术中可以部分地关断LED，所以尤其是在进行一 个画面中的黑色显示区所占的比率高的图像显示的情况下，可以得到耗电量的减少效果。通过组合这些驱动技术，可以与现有的液晶显示装置相比进一步改善液晶显示装 置的动态图像特性等的显示特性。此外，在制造发光显示装置的情况下，因为将有机发光元件的一方电极(也称为 阴极)设定为低电源电位，例如GND、0V等，所以在端子部中设置用来将阴极设定为低电源 电位，例如GND、0V等的第四端子。此外，在制造发光显示装置的情况下，除了源极布线及栅 极布线之外还设置电源供给线。由此，在端子部中设置与电源供给线电连接的第五端子。通过采用上述结构，可以提供如下晶体管具有高导电率的第一布线层及第二布 线层的端部不与栅电极层重叠，缓和在第一电极层及第二电极层附近电场集中的现象，而 抑制热载流子的产生。此外，可以提供不容易发生随时间晶体管的导通电流值(在半导体 元件导通工作时流过的漏电流)降低的热载流子劣化的晶体管。此外，由于第一电极层及 第二电极层和包括形成沟道的区域的半导体层的接触区具有充分的面积，所以可以减小接 触电阻，不容易产生接触电阻的不均勻，并可以提高可靠性。此外，本实施方式所得到的晶体管由于具有良好的动态特性，所以可以用于液晶 显示装置或发光显示装置的像素部及驱动电路部并与这些驱动技术组合，可以提供电特性 高且可靠性高的显示装置。注意，本实施方式所示的结构可以与其他实施方式所例示的结构适当地组合而使用。实施方式3在实施方式2中，形成第一电极层及第二电极层的第三光刻工序以及形成第一布 线层及第二布线层的第四光刻工序使用两个掩模。然而，如本实施方式例示，在采用使用多 级灰度(高级灰度)掩模形成的具有多种(典型地是两种)厚度的区域的抗蚀剂掩模时， 可以缩减所使用的抗蚀剂掩模数，而可以实现工序的简化以及低成本化。图6A至6C示出本实施方式的底栅结构的晶体管。图6A是平面图，图6B是截面 图。图6B是沿着图6A中的虚线A1-A2及B1-B2截断的截面图。图6C是放大图6B中的晶 体管142的第一电极层114a从第一布线层115a延伸的部分以及第二电极层114b从第二布线层115b延伸的部分的截面图。在图6A至6C所示的晶体管142中，在衬底100上设置有栅电极层111，在栅电极 层111上设置有栅极绝缘膜102，在栅极绝缘膜102上设置有成为源电极层及漏电极层的 第一电极层114a及第二电极层114b，以其端部重叠于栅电极层111。此外，在第一电极层 114a上设置有第一布线层115a，在第二电极层114b上设置有第二布线层115b，第一电极 层114a及第二电极层114b分别与第一布线层115a及第二布线层115b电连接。另外，在 与栅电极层111重叠的区域形成有半导体层113。第一布线层115a及第二布线层115b与栅电极层111的开口部重叠，第一布线层 115a的端部隔着栅极绝缘膜102和第一电极层114a在于栅电极层111的一方的端部上，而 第二布线层115b的端部隔着栅极绝缘膜102和第二电极层114b在于栅电极层111的另一 方的端部上。此外，第一电极层114a从第一布线层115a的端部向与栅电极层111重叠的 方向延伸，第二电极层114b从第二布线层115b的端部向与栅电极层111重叠的方向延伸。此外，半导体层113与第一电极层114a及第二电极层114b的侧面及上面接触地 设置，半导体层113的至少一部分与栅极绝缘膜102上接触地设置。此外，在图6A至6C所示的晶体管142中，第一电极层114a、第二电极层114b、第 一布线层115a以及第二布线层115b可以使用实施方式1所说明的材料来形成。在本实施方式中，参照图7A至8C对利用使用多级灰度掩模的光刻工序制造图6A 至6C的晶体管142的制造方法进行说明。具体而言，对具有晶体管的显示装置的像素部的 制造工序进行说明。与实施方式2所说明的方法同样，对衬底100进行第一光刻工序，形成包括栅电极 层111的栅极布线、电容布线123以及第一端子118。接着，进行第二光刻工序，形成与栅电 极层111同样的材料的布线和到达电极层的接触孔。接着，与实施方式2所说明的方法同样，在栅极绝缘膜102的整个表面上形成成为 第一电极层114a及第二电极层114b的下部导电膜，在下部导电膜的整个表面上形成成为 第一布线层115a及第二布线层115b的上部导电膜。接着，进行使用透过的光具有多种强度的多级灰度(高级灰度)掩模的第三光刻 工序，如图7A所示，在上部导电层上形成具有多个不同厚度的区域的抗蚀剂掩模133a。抗 蚀剂掩模133a在与栅电极层111的一部分重叠的区域具有厚度薄的区域。接着，使用抗蚀 剂掩模133a，对上部导电层和下部导电层进行蚀刻加工为岛状，形成包括第一布线层115a 及第二布线层115b、第一电极层114a及第二电极层114b的源极布线。图7A相当于这个阶 段的截面图。接着，对抗蚀剂掩模133a进行灰化，形成抗蚀剂掩模133b。如图7B所示，通过灰 化使抗蚀剂掩模133b的面积缩小，其厚度变薄，并去除具有厚度较薄的区域。最后，使用其面积缩小的抗蚀剂掩模133b，对第一布线层115a及第二布线层115b 的外缘部分进行蚀刻，去除第一布线层115a及第二布线层115b的与栅电极层111重叠的 部分，而形成其端部从第一布线层115a延伸在栅电极层111上的第一电极层114a以及其 端部从第二布线层115b延伸在栅电极层111上的第二电极层114b。另外，通过缩小抗蚀剂 掩模133a而成抗蚀剂掩模133b，从第一布线层115a的外周延伸出第一电极层114a，而从 第二布线层115b的外周延伸出第二电极层114b。图7B示出这个阶段的截面图。
接着，去除抗蚀剂掩模，与实施方式2同样进行反溅射处理，然后形成氧化物半导 体膜103。图7C相当于这个阶段的截面图。接着，进行第四光刻工序形成抗蚀剂掩模134，与实施方式2所说明的方法同样对 氧化物半导体膜103进行蚀刻，形成In-Ga-Zn-0类非单晶膜的半导体层113。此外，可以将 第一布线层115a及第二布线层115b用作掩模去除从第一布线层115a的外周延伸出的第 一电极层114a以及从第二布线层115b的外周延伸出的第二电极层114b。通过上述步骤，可以制造将使用氧化物半导体的半导体层113用作沟道形成区的 晶体管142。图8A示出这个阶段的截面图。接着，形成覆盖晶体管142的保护绝缘层109，通过使用利用第五光刻工序形成的 抗蚀剂掩模，形成接触孔125、接触孔124、接触孔126。图8B示出去除抗蚀剂掩模之后的截 面图。接着，与实施方式2同样形成透明导电膜，使用利用第六光刻工序形成的抗蚀剂 掩模形成像素电极层128、保持电容部、源极布线的输入端子、栅极布线的输入端子。图8C 示出去除抗蚀剂掩模的阶段的截面图。通过上述步骤，通过使用利用多级灰度(高级灰度)掩模形成的具有多种(典型 地是两种)的厚度的区域的抗蚀剂掩模，可以缩减抗蚀剂掩模数，并实现本发明的一个方 式的晶体管的制造工序的简化及低成本化。此外，可以形成如下晶体管具有高导电率的第一布线层及第二布线层的端部不 与栅电极层重叠，缓和在第一电极层及第二电极层附近电场集中的现象，而抑制热载流子 的产生。此外，可以提供不容易发生随时间晶体管的导通电流值(在半导体元件导通工作 时流过的漏电流)降低的热载流子劣化的晶体管。此外，由于第一电极层及第二电极层和 包括形成沟道的区域的半导体层的接触区具有充分的面积，所以可以减小接触电阻，不容 易产生接触电阻的不均勻，并可以提高可靠性。此外，本实施方式所得到的晶体管由于具有良好的动态特性，所以可以用于液晶 显示装置或发光显示装置的像素部及驱动电路部并与这些驱动技术组合，可以提供电特性 高且可靠性高的显示装置。注意，本实施方式所示的结构可以与其他实施方式所例示的结构适当地组合而使用。实施方式4对本发明的一个方式的晶体管的电特性进行计算。根据使用计算机的计算结果估计栅极绝缘膜和半导体层之间、栅极绝缘膜和第一 电极层之间及第二电极层之间的界面附近产生的水平方向的电场强度以及晶体管的Id-Vg 特性。以下示出计算模型和计算条件。使用矽谷科技公司(Silvaco Data Systems Inc.)制造的Atlas进行计算，计算模 型为具有图26A1至图27B2所示的截面的结构的晶体管(144a、144b、144c、144d、144e)。此 夕卜，图26A2、26B2、26C2分别放大图26A1、26B1、26C1中的第二电极层114b附近，而图27A2、 27B2分别放大图27A1、27B1中的第二电极层114b附近。栅电极层111 (功函数为4. 6eV)上 的栅极绝缘膜102为氧氮化硅层(其厚度为lOOnm，相对介电常数为4. 1)，具有沟道形成区 的半导体层113为In-Ga-Zn-0类氧化物半导体层(其厚度为50nm，电子亲和力为4. 3eV)，
21第一电极层114a及第二电极层114b为In-Ga-Zn-0类氧化物半导体层(其厚度为lOOnm， 电子亲和力为4. 3eV)，第一布线层115a及第二布线层115b为Ti (功函数为4. 3eV)，具有沟 道形成区的半导体层113的沟道方向的长度(L)为4i!m，沟道方向的宽度(W)为lOOym， 电子迁移率为15cm2/VS，空穴迁移率为0. lcm2/Vs0图28A至29B示出对示出对于第一电极层114a及第二电极层114b的载流子浓度 为 lXlO'Vcm'UXlO'Vcm3 以及 1 X 1018/cm3 时的晶体管(144a、144b、144c、144d、144e)的 栅极-源极间电压(Vgs〔V〕)的漏极-源极间电流(Ids〔A〕)的传送的Id-Vg特性进行 计算的结果。此外，漏极源极间电压Vgs为10V。此外，图30A至31B示出对与晶体管(144a、144b、144c、144d、144e)的半导体层 113或第二电极层114b接触的栅极绝缘膜102的界面产生的水平方向的电场强度进行计算 的结果。此外，采用如下条件进行计算第一电极层114a及第二电极层114b的载流子浓度 为1 X 1018/cm3,栅极-源极间电压Vgs为2V，漏极-源极间电压Vds为10V。图26A1示出本发明的一个方式的晶体管144a的截面图。在本发明的一个方式的 晶体管144a中，栅电极层111的开口部具有第一布线层115a及第二布线层115b，在栅电极 层111的端部上具有第一布线层115a及第二布线层115b的端部。栅电极层111与第一电 极层114a的端部重叠的长度以及栅电极层111与第二电极层114b的端部重叠的长度分别 为3 ym，栅电极层111不与第一布线层115a重叠，并且栅电极层111不与第二布线层115b 重叠。图26A2示出放大图26A1的第二布线层115b附近的截面图。用x所示的轴的坐 标表示与半导体层113或第二电极层114b接触的栅极绝缘膜102的界面的位置。图30A 示出位置x的电场强度的计算结果，而图28A示出晶体管144a的Id-Vg特性的计算结果。图30A示出晶体管144a的栅极绝缘膜102的界面中的水平方向的电场强度的极 大点分散在第二电极层114b的端部和栅电极层111的端部上的两个位置而出现。通过电 场分散在两个位置上，可以抑制热载流子的产生。此外，在图28A所示的Id-Vg特性中可以 确认到良好的导通电流。下面，图26B1示出本发明的一个方式的晶体管144b的截面图。本发明的一个方 式的晶体管144b中的栅电极层111与第一电极层144a的端部重叠的长度以及栅电极层 111与第二电极层114b的端部重叠的长度与上述的晶体管144a同样为3i!m。此外，在栅 电极层111的端部和第一布线层115a的端部之间以及在栅电极层111的端部和第二布线 层115b的端部之间从衬底的铅垂方向来看设置lym的间隔，而配置第一布线层115a及第 二布线层115b。图26B2示出放大图26B1的第二布线层115b附近。用x所示的轴的坐标表示与 半导体层113或第二电极层114b接触的栅极绝缘膜102的界面的位置。图30B示出位置 x的电场强度的计算结果，而图28B示出晶体管144b的Id-Vg特性的计算结果。图30B示出晶体管144b的栅极绝缘膜102的界面中的水平方向的电场强度的极 大点分散地出现在第二电极层114b的端部和栅电极层111的端部上的两个位置。通过电 场分散在两个位置上，可以抑制热载流子的产生。此外，图28B所示的Id-Vg特性的导通电 流随着第一电极层114a及第二电极层114b的载流子浓度的减少而变化。不与栅电极层 111及第一布线层115a重叠的第一电极层114a的区域以及不与栅电极层111及第二布线层115b重叠的第二电极层114b的区域成为串联电阻，使晶体管的耐压提高。下面，图26C1示出本发明的一个方式的晶体管144c的截面图。本发明的一个方 式的晶体管144c中的栅电极层111与第一电极层144a的端部重叠的长度以及栅电极层 111与第二电极层114b的端部重叠的长度与上述的晶体管144a同样为3i!m。此外，在栅 电极层111的端部和第一布线层115a的端部之间以及在栅电极层111的端部和第二布线 层115b的端部之间从衬底的铅垂方向来看设置3 ym的间隔，而配置第一布线层115a及第 二布线层115b。图26C2示出放大图26C1的第二布线层115b附近。用x所示的轴的坐标表示与 半导体层113或第二电极层114b接触的栅极绝缘膜102的界面的位置。图30C示出位置 x的电场强度的计算结果，而图28C示出晶体管144c的Id-Vg特性的计算结果。图30C示出晶体管144c的栅极绝缘膜102的界面中的水平方向的电场强度的极 大点分散地出现在第二电极层114b的端部和栅电极层111的端部上的两个位置。通过电 场分散在两个位置上，可以抑制热载流子的产生。此外，图28C所示的Id-Vg特性的导通电 流随着第一电极层114a及第二电极层114b的载流子浓度的减少而变化。不与栅电极层 111及第一布线层115a重叠的第一电极层114a的区域以及不与栅电极层111及第二布线 层115b重叠的第二电极层114b的区域成为串联电阻，使晶体管的耐压提高。下面，图27A1示出晶体管144d的截面图。晶体管144d中的栅电极层111与第一 电极层144a的端部重叠的长度以及栅电极层111与第二电极层114b的端部重叠的长度与 上述的晶体管144a同样为3i!m。此外，栅电极层111与第一布线层115a重叠的长度以及 栅电极层111与第二布线层115b重叠的长度分别为1. 5 ym而配置。图27A2示出放大图27A1的第二布线层115b附近。用x所示的轴的坐标表示与 半导体层113或第二电极层114b接触的栅极绝缘膜102的界面的位置。图31A示出位置 x的电场强度的计算结果，而图29A示出晶体管144d的Id-Vg特性的计算结果。图31A示出晶体管144d的栅极绝缘膜102的界面中的水平方向的电场强度的极 大点分散地出现在第二电极层114b的端部和栅电极层115b的端部上的两个位置。电场的 集中分散在两个位置，但是与晶体管144a的结构相比，与栅电极层111重叠的第二布线层 115b的端部附近的电场强度高。接着，图27B1示出晶体管144e的截面图。晶体管144e的栅电极层111与第一电 极层114a的端部重叠的长度以及栅电极层111与第二电极层114b的端部重叠的长度与上 述晶体管144a同样为3i!m。此外，栅电极层111与第一布线层115a重叠的长度以及栅电 极层111与第二布线层115b重叠的长度分别为3 ym。换言之，第一布线层115a的端部与 第一电极层114a的端部一致，而第二布线层115b的端部与第二电极层114b的端部一致。图27B2示出放大图27B1的第二布线层115b附近的截面图。用x所示的轴的坐 标表示与半导体层113或第二电极层114b接触的栅极绝缘膜102的界面的位置。图31B 示出位置x的电场强度的计算结果，而图29B示出晶体管144e的Id-Vg特性的计算结果。图31B示出晶体管144e的栅极绝缘膜102的界面中的水平方向的电场强度的极 大点集中在第二布线层115b和第二电极层114b的端部上的一个位置。像这样，在水平方 向的较强的电场所集中的位置中，载流子被加速而容易产生热载流子。上述计算结果示出在具有高导电率的第一布线层及第二布线层的端部不与栅电极层重叠的本发明的一个方式的晶体管中缓和在第一电极层及第二电极层附近电场集中 的现象，而抑制热载流子的产生。从而，本发明的一个方式的晶体管提供不容易发生随时间 晶体管的导通电流值(在半导体元件导通工作时流过的漏电流)降低的热载流子劣化的晶 体管。此外，由于第一电极层及第二电极层和包括形成沟道的区域的半导体层的接触区具 有充分的面积，所以可以接触电阻小，不容易产生接触电阻的不均勻，并可以提高可靠性。此外，本实施方式所得到的晶体管由于具有良好的动态特性，所以通过用于液晶 显示装置或发光显示装置的像素部及驱动电路部并与这些驱动技术组合，可以提供电特性 高且可靠性高的显示装置。注意，本实施方式所示的结构可以与其他实施方式所例示的结构适当地组合而使用。实施方式5在本实施方式中，说明半导体装置的晶体管。具体而言，说明具有顶栅型晶体管的 显示装置的像素部。图9A和9B示出本实施方式的晶体管。图9A是俯视图，而图9B是沿 着图9A中的A1-A2及B1-B2截断的截面图。在图9A和9B所示的晶体管143中，在衬底100上形成有成为源电极层及漏电极 层的第一电极层114a及第二电极层114b。此外，在第一电极层114a上设置有第一布线 层115a，在第二电极层114b上设置有第二布线层115b，在第一电极层114a及第二电极层 114b上设置有半导体层113。另外，在半导体层113上设置有栅极绝缘膜102，在栅极绝缘 膜102上设置有与第一电极层114a及第二电极层114b的端部重叠的栅电极层111。此外， 第一布线层115a及第二布线层115b的开口部具有栅电极层111，第一电极层114a及第二 电极层114b的侧面及上面与半导体层113电连接。第一电极层114a及第二电极层114b使用实施方式1至实施方式3所说明的下部 导电膜而同样地形成。在本实施方式中，使用具有20nm厚的n型的导电型的In-Ga-Zn-0 类氧化物半导体膜而形成第一电极层114a及第二电极层114b。此外，第一布线层115a及第二布线层115b也使用实施方式1至实施方式3所说 明的上部导电膜而同样地形成。在本实施方式中，使用150nm厚的铝膜而形成第一布线层 115a及第二布线层115b。此外，半导体层113使用实施方式1至实施方式3所说明的半导体膜而同样地形 成。在本实施方式中，使用50nm厚的In-Ga-Zn-0类氧化物半导体。此外，形成在半导体层113上的栅极绝缘膜102使用实施方式1至实施方式3所说 明的材料而同样地形成。另外，隔着栅极绝缘膜102与第一电极层114a及第二电极层114b 的端部重叠并使用与实施方式1至实施方式3所说明的材料同样地形成栅电极层111。通过采用上述结构，可以提供一种晶体管，其中具有高导电率的第一布线层及第 二布线层的端部不与栅电极层重叠，缓和在第一电极层及第二电极层附近电场集中的现 象，而抑制热载流子的产生。此外，可以提供不容易发生随时间晶体管的导通电流值(在半 导体元件导通工作时流过的漏电流)降低的热载流子劣化的晶体管。此外，通过栅电极层的端部形成在第一布线层115a及第二布线层115b的端部上， 可以提供在晶体管导通工作时流过的漏电流不容易降低的晶体管。注意，本实施方式所示的结构可以与其他实施方式所例示的结构适当地组合而使用。实施方式6在本实施方式中，在半导体装置的一例的显示装置中，以下使用图10A至图15说 明在同一衬底上至少制造驱动电路的一部分和配置在像素部中的晶体管的例子。此外，在本实施方式中将In-Ga-Zn-0类氧化物用于半导体层，与其他实施方式所 例示的方法同样地在同一衬底上形成并配置晶体管。在驱动电路中，将可以包括n沟道型 TFT的驱动电路的一部分形成在与像素部的晶体管同一衬底上。图10A示出半导体装置的一例的有源矩阵型液晶显示装置的框图的一例。图10A 所示的显示装置在衬底5300上包括具有多个具备显示元件的像素的像素部5301 ；选择各 像素的扫描线驱动电路5302 ；以及控制对被选择了的像素的视频信号输入的信号线驱动 电路5303。此外，参照图11说明包括其他实施方式所例示的n沟道型TFT的信号线驱动电路。图11所示的信号线驱动电路包括驱动器IC5601 ；开关组5602_1至5602_M ；第 一布线5611 ；第二布线5612 ；第三布线5613 ；以及布线5621_1至5621_M。开关组5602_1 至5602_M分别包括第一晶体管5603a、第二晶体管5603b以及第三晶体管5603c。驱动器IC5601连接到第一布线5611、第二布线5612、第三布线5613及布线 5621_1至5621_M。而且，开关组5602_1至5602_M分别连接到第一布线5611、第二布线 5612、第三布线5613及分别对应于开关组5602_1至5602_M的布线5621_1至5621_M。而 且，布线5621_1至5621_M分别通过第一晶体管5603a、第二晶体管5603b及第三晶体管 5603c连接到三个信号线(信号线Sm-2、信号线Sm-1、信号线Sm(m= 3M))。例如，第J列 的布线5621_J (布线5621_1至布线5621_M中的任一个)分别通过开关组5602_J所具有 的第一晶体管5603a、第二晶体管5603b及第三晶体管5603c连接到信号线Sj_2、信号线 Sj-1、信号线 S j (j = 3J)。注意，对第一布线5611、第二布线5612、第三布线5613分别输入信号。注意，驱动器IC5601优选使用单晶半导体形成。再者，开关组5602_1至5602_皿优 选形成在与像素部同一衬底上。因此，优选通过FPC等连接驱动器IC5601和开关组5602_1 至5602_M。或者，也可以通过采用贴合在与像素部同一衬底上等的方法设置单晶半导体层， 来形成驱动器IC5601。接着，参照图12的时序图说明图11所示的信号线驱动电路的工作。注意，图12 的时序图示出选择第i行扫描线Gi时的时序图。再者，第i行扫描线Gi的选择期间被分 割为第一子选择期间T1、第二子选择期间T2及第三子选择期间T3。而且，图11的信号线 驱动电路在其他行的扫描线被选择的情况下也进行与图12相同的工作。注意，图12的时序图示出第J列的布线5621_J分别通过第一晶体管5603a、第二 晶体管5603b及第三晶体管5603c连接到信号线Sj_2、信号线Sj_l、信号线Sj的情况。注意，图12的时序图示出第i行扫描线Gi被选择的时序、第一晶体管5603a的导 通/截止的时序5703a、第二晶体管5603b的导通/截止的时序5703b、第三晶体管5603c 的导通/截止的时序5703c及输入到第J列布线5621_J的信号5721_J。注意，在第一子选择期间T1、第二子选择期间T2及第三子选择期间T3中，分别对布线5621_1至布线5621_11输入不同的视频信号。例如，在第一子选择期间T1中输入到布 线5621_J的视频信号输入到信号线Sj-2，在第二子选择期间T2中输入到布线5621_J的视 频信号输入到信号线Sj-1，在第三子选择期间T3中输入到布线5621J的视频信号输入到 信号线Sj。再者，在第一子选择期间T1、第二子选择期间T2及第三子选择期间T3中输入 到布线5621_J的视频信号分别为Data_j-2、Data_j_l、Data_j。如图12所示，在第一子选择期间T1中，第一晶体管5603a导通，第二晶体管5603b 及第三晶体管5603c截止。此时，输入到布线5621_J的DataJ-2通过第一晶体管5603a输 入到信号线Sj-2。在第二子选择期间T2中，第二晶体管5603b导通，第一晶体管5603a及 第三晶体管5603c截止。此时，输入到布线5621_J的DataJ-l通过第二晶体管5603b输 入到信号线Sj-1。在第三子选择期间T3中，第三晶体管5603c导通，第一晶体管5603a及 第二晶体管5603b截止。此时，输入到布线5621_J的DataJ通过第三晶体管5603c输入 到信号线Sj。据此，图11的信号线驱动电路通过将一个栅极选择期间分割为三个，从而可以在 一个栅极选择期间中从一个布线5621将视频信号输入到三个信号线。因此，图11的信号 线驱动电路可以将形成有驱动器IC5601的衬底和形成有像素部的衬底的连接数大约设定 为信号线数的1/3。通过将连接数大约设定为1/3，可以提高图11的信号线驱动电路的可 靠性、成品率等。注意，只要能够如图11所示，将一个栅极选择期间分割为多个子选择期间，并在 各多个子选择期间中从任一个布线向多个信号线分别输入视频信号，就对于晶体管的配 置、数量及驱动方法等没有限制。例如，当在三个以上的子选择期间的每个中从一个布线将视频信号分别输入到三 个以上的信号线时，追加晶体管及用来控制晶体管的布线，即可。但是，当将一个栅极选择 期间分割为四个以上的子选择期间时，一个子选择期间变短。因此，优选将一个栅极选择期 间分割为两个或三个子选择期间。作为另一例，也可以如图13的时序图所示，将一个栅极选择期间分割为预充电期 间Tp、第一子选择期间T1、第二子选择期间T2、第三子选择期间T3。再者，图13的时序图 示出选择第i行扫描线Gi的时序、第一晶体管5603a的导通/截止的时序5803a、第二晶 体管5603b的导通/截止的时序5803b、第三晶体管5603c的导通/截止的时序5803c以 及输入到第J列布线5621_J的信号5821_J。如图13所示，在预充电期间Tp中，第一晶体 管5603a、第二晶体管5603b及第三晶体管5603c导通。此时，输入到布线5621_J的预充电 电压Vp通过第一晶体管5603a、第二晶体管5603b及第三晶体管5603c分别输入到信号线 Sj-2、信号线Sj-1、信号线Sj。在第一子选择期间T1中，第一晶体管5603a导通，第二晶体 管5603b及第三晶体管5603c截止。此时，输入到布线5621_J的DataJ-2通过第一晶体 管5603a输入到信号线Sj-2。在第二子选择期间T2中，第二晶体管5603b导通，第一晶体 管5603a及第三晶体管5603c截止。此时，输入到布线5621_J的DataJ-l通过第二晶体 管5603b输入到信号线Sj-1。在第三子选择期间T3中，第三晶体管5603c导通，第一晶体 管5603a及第二晶体管5603b截止。此时，输入到布线5621_J的Data_j通过第三晶体管 5603c输入到信号线Sj。据此，因为应用了图13的时序图的图11的信号线驱动电路可以通过在子选择期间之前提供预充电期间来对信号线进行预充电，所以可以高速地进行对像素的视频信号的 写入。注意，在图13中，使用相同的附图标记来表示与图12相同的部分，而省略对于同一 部分或具有相同的功能的部分的详细说明。此外，说明扫描线驱动电路的结构。扫描线驱动电路包括移位寄存器、缓冲器。此 外，根据情况，还可以包括电平转移器。在扫描线驱动电路中，通过对移位寄存器输入时钟 信号(CLK)及起始脉冲信号(SP)，生成选择信号。所生成的选择信号在缓冲器中被缓冲放 大，并供给到对应的扫描线。扫描线连接到一行的像素的晶体管的栅电极。而且，由于需要 将一行上的像素的晶体管同时导通，因此使用能够产生大电流的缓冲器。参照图14和图15说明用于扫描线驱动电路的一部分的移位寄存器的一个方式。图14示出移位寄存器的电路结构。图14所示的移位寄存器包括多个触发器，即 触发器5701_1至5701_n。此外，输入第一时钟信号、第二时钟信号、起始脉冲信号、复位信 号来进行工作。说明图14的移位寄存器的连接关系。第一级触发器5701_1连接到第一布线5711、 第二布线5712、第四布线5714、第五布线5715、第七布线5717_1及第七布线5717_2。另 外，第二级触发器5701_2连接到第三布线5713、第四布线5714、第五布线5715、第七布线 5717_1、第七布线5717_2及第七布线5717_3。与此同样，第i级触发器5701_i (触发器5701_1至5701_n中的任一个)连接到第 二布线5712和第三布线5713的一方、第四布线5714、第五布线5715、第七布线5717」_1、 第七布线5717」及第七布线5717」+1。在此，在i为奇数的情况下，第i级触发器5701」 连接到第二布线5712，在i为偶数的情况下，第i级触发器5701」连接到第三布线5713。另外，第n级触发器5701_n连接到第二布线5712和第三布线5713的一方、第四 布线5714、第五布线5715、第七布线5717_n-l、第七布线5717_n及第六布线5716。注意，第一布线5711、第二布线5712、第三布线5713、第六布线5716也可以分别称 为第一信号线、第二信号线、第三信号线、第四信号线。再者，第四布线5714、第五布线5715 也可以分别称为第一电源线、第二电源线。接着，使用图15说明图14所示的触发器的详细结构。图15所示的触发器包括第 一晶体管5571、第二晶体管5572、第三晶体管5573、第四晶体管5574、第五晶体管5575、第 六晶体管5576、第七晶体管5577以及第八晶体管5578。注意，第一晶体管5571、第二晶体 管5572、第三晶体管5573、第四晶体管5574、第五晶体管5575、第六晶体管5576、第七晶体 管5577以及第八晶体管5578是n沟道型晶体管，并且当栅极-源极间电压(Vgs)超过阈 值电压(Vth)时它们成为导通状态。另外，图15所示的触发器具有第一布线5501、第二布线5502、第三布线5503、第四 布线5504、第五布线5505及第六布线5506。在本实施方式中示出作为所有晶体管采用增强型n沟道型晶体管的例子，但是没 有特别的限制，例如即使使用耗尽型n沟道型晶体管也可以驱动驱动电路。接着，下面示出图15所示的触发器的连接结构。第一晶体管5571的第一电极(源电极及漏电极中的一方)连接到第四布线5504， 并且第一晶体管5571的第二电极(源电极及漏电极中的另一方)连接到第三布线5503。第二晶体管5572的第一电极连接到第六布线5506，并且第二晶体管5572的第二
27电极连接到第三布线5503。第三晶体管5573的第一电极连接到第五布线5505，第三晶体管5573的第二电极 连接到第二晶体管5572的栅电极，第三晶体管5573的栅电极连接到第五布线5505。第四晶体管5574的第一电极连接到第六布线5506，第四晶体管5574的第二电极 连接到第二晶体管5572的栅电极，并且第四晶体管5574的栅电极连接到第一晶体管5571 的栅电极。第五晶体管5575的第一电极连接到第五布线5505，第五晶体管5575的第二电极 连接到第一晶体管5571的栅电极，并且第五晶体管5575的栅电极连接到第一布线5501。第六晶体管5576的第一电极连接到第六布线5506，第六晶体管5576的第二电极 连接到第一晶体管5571的栅电极，并且第六晶体管5576的栅电极连接到第二晶体管5572 的栅电极。第七晶体管5577的第一电极连接到第六布线5506，第七晶体管5577的第二电极 连接到第一晶体管5571的栅电极，并且第七晶体管5577的栅电极连接到第二布线5502。第八晶体管5578的第一电极连接到第六布线5506，第八晶体管5578的第二电极 连接到第二晶体管5572的栅电极，并且第八晶体管5578的栅电极连接到第一布线5501。注意，以第一晶体管5571的栅电极、第四晶体管5574的栅电极、第五晶体管5575 的第二电极、第六晶体管5576的第二电极以及第七晶体管5577的第二电极的连接部为节 点5543。再者，以第二晶体管5572的栅电极、第三晶体管5573的第二电极、第四晶体管 5574的第二电极、第六晶体管5576的栅电极以及第八晶体管5578的第二电极的连接部为 节点5544。注意，第一布线5501、第二布线5502、第三布线5503以及第四布线5504也可以分 别称为第一信号线、第二信号线、第三信号线、第四信号线。再者，第五布线5505、第六布线 5506也可以分别称为第一电源线、第二电源线。在第i级触发器5701」中，图15中的第一布线5501和图14中的第七布线5717_ i_l连接。另外，图15中的第二布线5502和图14中的第七布线5717」+1连接。另外，图 15中的第三布线5503和第七布线5717」连接。而且，图15中的第六布线5506和第五布 线5715连接。在i为奇数的情况下，图15中的第四布线5504连接到图14中的第二布线5712， 在i为偶数的情况下，图15中的第四布线5504连接到图14中的第三布线5713。另外，图 15中的第五布线5505和图14中的第四布线5714连接。在第一级触发器5701_1中，图15中的第一布线5501连接到图14中的第一布线 5711。另外，在第n级触发器5701_n中，图15中的第二布线5502连接到图14中的第六布 线 5716。此外，也可以仅使用其他实施方式所例示的n沟道型TFT制造信号线驱动电路及 扫描线驱动电路。因为其他实施方式所例示的n沟道型TFT的晶体管迁移率大，所以可以 提高驱动电路的驱动频率。例如，由于使用其他实施方式所例示的n沟道型TFT的扫描线 驱动电路可以进行高速工作，因此可以提高帧频率或实现黑屏插入等。再者，通过增大扫描线驱动电路的晶体管的沟道宽度或配置多个扫描线驱动电路 等，可以实现更高的帧频率。在配置多个扫描线驱动电路的情况下，通过将用来驱动偶数行的扫描线的扫描线驱动电路配置在一侧，并将用来驱动奇数行的扫描线的扫描线驱动电路 配置在其相反一侧，可以实现帧频率的提高。此外，通过使用多个扫描线驱动电路对同一扫 描线输出信号，有利于显示装置的大型化。此外，在制造应用半导体装置的一例的有源矩阵型发光显示装置的情况下，因为 至少在一个像素中配置多个晶体管，因此优选配置多个扫描线驱动电路。图10B示出有源 矩阵型发光显示装置的框图的一例。图10B所示的发光显示装置在衬底5400上包括具有多个具备显示元件的像素的 像素部5401 ；选择各像素的第一扫描线驱动电路5402及第二扫描线驱动电路5404 ；以及 控制对被选择的像素的视频信号的输入的信号线驱动电路5403。在输入到图10B所示的发光显示装置的像素的视频信号为数字方式的情况下，通 过切换晶体管的导通和截止，像素处于发光或非发光状态。因此，可以采用面积灰度法或时 间灰度法进行灰度显示。面积灰度法是一种驱动法，其中通过将一个像素分割为多个子像 素并根据视频信号分别驱动各子像素，来进行灰度显示。此外，时间灰度法是一种驱动法， 其中通过控制像素发光的期间，来进行灰度显示。因为发光元件的响应速度比液晶元件等高，所以与液晶元件相比适合于时间灰度 法。具体而言，在采用时间灰度法进行显示的情况下，将一个帧期间分割为多个子帧期间。 然后，根据视频信号，在各子帧期间中使像素的发光元件处于发光或非发光状态。通过将一 个帧期间分割为多个子帧期间，可以利用视频信号控制在一个帧期间中像素实际上发光的 期间的总长度，并可以进行灰度显示。注意，在图10B所示的发光显示装置中示出一种例子，其中当在一个像素中配置 两个开关TFT时，使用第一扫描线驱动电路5402生成输入到一方的开关TFT的栅极布线的 第一扫描线的信号，而使用第二扫描线驱动电路5404生成输入到另一方的开关TFT的栅极 布线的第二扫描线的信号。但是，也可以使用一个扫描线驱动电路生成输入到第一扫描线 的信号和输入到第二扫描线的信号。此外，例如根据一个像素所具有的开关TFT的数量，可 能会在各像素中设置多个用来控制开关元件的工作的扫描线。在此情况下，既可以使用一 个扫描线驱动电路生成输入到多个扫描线的所有信号，又可以使用多个扫描线驱动电路生 成输入到多个扫描线的所有信号。此外，在发光显示装置中也可以将驱动电路中的能够由n沟道型TFT构成的驱动 电路的一部分形成在与像素部的晶体管同一衬底上。另外，也可以仅使用其他实施方式所 例示的n沟道型TFT制造信号线驱动电路及扫描线驱动电路。此外，上述驱动电路除了液晶显示装置及发光显示装置以外还可以用于利用与开 关元件电连接的元件来驱动电子墨水的电子纸。电子纸也称为电泳显示装置(电泳显示 器)，并具有如下优点具有与纸相同的易读性；其耗电量比其他显示装置小；可形成为薄 且轻的形状。作为电泳显示器可考虑各种方式。电泳显示器是如下器件，即在溶剂或溶质中分 散有包含具有正电荷的第一粒子和具有负电荷的第二粒子的多个微囊，并且通过对微囊施 加电场使微囊中的粒子相互向相反的方向移动，以仅显示集中在一方的粒子的颜色。注意， 第一粒子或第二粒子包含染料，并且在没有电场时不移动。此外，第一粒子和第二粒子的颜 色不同(包含无色)。
像这样，电泳显示器是利用所谓的介电泳效应的显示器。在该介电泳效应中，介电 常数高的物质移动到高电场区。电泳显示器不需要液晶显示装置所需的偏振片，从而可以 其厚度和重量减少一半。将在溶剂中分散有上述微囊的材料称作电子墨水，该电子墨水可以印刷到玻璃、 塑料、布、纸等的表面上。另外，还可以通过使用彩色滤光片或具有色素的粒子来进行彩色显不。此外，通过在有源矩阵衬底上适当地设置多个上述微囊，使得微囊夹在两个电极 之间就完成了有源矩阵型显示装置，若当对微囊施加电场时可以进行显示。例如，可以使用 利用与其他实施方式所例示的方法同样地形成的晶体管来得到的有源矩阵衬底。此外，作为微囊中的第一粒子及第二粒子，采用选自导电体材料、绝缘体材料、半 导体材料、磁性材料、液晶材料、铁电性材料、电致发光材料、电致变色材料、磁泳材料中的 一种或这些材料的组合材料即可。由于安装有抑制随时间的导通电流值(在半导体元件导通工作时流过的漏电流) 降低的本发明的一个方式的晶体管，所以本实施方式所例示的显示装置的可靠性高。注意，本实施方式所示的结构可以与其他实施方式所例示的结构适当地组合而使用。实施方式7通过制造其他实施方式所例示的薄膜晶体管并将该薄膜晶体管用于像素部及驱 动电路，从而可以制造具有显示功能的半导体装置(也称为显示装置)。此外，可以将其他 实施方式所例示的薄膜晶体管用于驱动电路的一部分或全部并一体地形成在与像素部同 一衬底上,从而形成系统型面板(system-on-panel)。显示装置包括显示元件。作为显示元件，可以使用液晶元件(也称为液晶显示元 件)、发光元件(也称为发光显示元件)。在发光元件的范畴内包括利用电流或电压控制亮 度的元件，具体而言，包括无机EL(Electro Luminescence ；电致发光)元件、有机EL元件 等。此外，也可以应用电子墨水等的对比度因电作用而变化的显示媒体。此外，显示装置包括密封有显示元件的面板和在该面板中安装有包括控制器的IC 等的模块。再者，涉及一种元件衬底，该元件衬底相当于制造该显示装置的过程中的显示元 件完成之前的一个方式，并且该元件衬底在多个像素中分别具备用于将电流供给到显示元 件的单元。具体而言，元件衬底既可以是只形成有显示元件的像素电极的状态，又可以是 形成成为像素电极的导电膜之后并通过蚀刻形成像素电极之前的状态，而可以采用各种方 式。注意，本说明书中的显示装置是指图像显示装置、显示装置或光源(包括照明装 置)。另外，显示装置还包括安装有连接器，诸如FPC(Flexible Printed Circuit 柔性印刷 电路)、TAB(Tape Automated Bonding 载带自动键合)带或TCP(TapeCarrier Package 载 带封装)的模块；将印刷线路板固定到TAB带或TCP端部的模块；通过C0G(Chip On Glass 玻璃上芯片)方式将IC(集成电路)直接安装到显示元件上的模块。在本实施方式中，参照图16A1至16B说明相当于半导体装置的一个方式的液晶显 示面板的外观及截面。图16A1、16A2是一种面板的俯视图，其中利用密封材料4005将包括 用作氧化物半导体层的形成在第一衬底4001上的其他实施方式所例示的In-Ga-Zn-0类非单晶膜的可靠性高的薄膜晶体管4010、4011及液晶元件4013密封在第一衬底4001和第二 衬底4006之间。图16B相当于沿着图16A1、16A2的M-N的截向图。以围绕设置在第一衬底4001上的像素部4002和扫描线驱动电路4004的方式设 置有密封材料4005。此外，在像素部4002和扫描线驱动电路4004上设置有第二衬底4006。 因此，像素部4002和扫描线驱动电路4004与液晶层4008 —起由第一衬底4001、密封材料 4005以及第二衬底4006密封。此外，在与第一衬底4001上的由密封材料4005围绕的区域 不同的区域中安装有信号线驱动电路4003，该信号线驱动电路4003使用单晶半导体膜或 多晶半导体膜形成在另行准备的衬底上。注意，对于另行形成的驱动电路的连接方法没有特别的限制，而可以采用COG方 法、引线键合方法或TAB方法等。图16A1是通过COG方法安装信号线驱动电路4003的例 子，而图16A2是通过TAB方法安装信号线驱动电路4003的例子。此外，设置在第一衬底4001上的像素部4002和扫描线驱动电路4004包括多个薄 膜晶体管。在图16B中例示像素部4002所包括的薄膜晶体管4010和扫描线驱动电路4004 所包括的薄膜晶体管4011。在薄膜晶体管4010、4011上设置有绝缘层4020、4021。作为薄膜晶体管4010、4011可以应用其他实施方式所例示的包括用作氧化物半 导体层的In-Ga-Zn-0类非单晶膜的可靠性高的薄膜晶体管。在本实施方式中，薄膜晶体管 4010,4011是n沟道型薄膜晶体管。此外，液晶元件4013所具有的像素电极层4030与薄膜晶体管4010电连接。而 且，液晶元件4013的对置电极层4031形成在第二衬底4006上。像素电极层4030、对置电 极层4031和液晶层4008重叠的部分相当于液晶元件4013。注意，像素电极层4030、对置 电极层4031分别设置有用作取向膜的绝缘层4032、4033，并且隔着绝缘层4032、4033夹有 液晶层4008。注意，作为第一衬底4001、第二衬底4006，可以使用玻璃、金属(典型的是不锈 钢)、陶瓷、塑料。作为塑料，可以使用FRP (Fiberglass-Reinforced Plastics 玻璃纤维增 强塑料)板、PVF(聚氟乙烯)薄膜、聚酯薄膜或丙烯酸树脂薄膜。此外，也可以使用具有将 铝箔夹在PVF膜之间或聚酯膜之间的结构的薄片。此外，附图标记4035表示可以通过对绝缘膜选择性地进行蚀刻而得到的柱状间 隔物，并且它是为控制像素电极层4030和对置电极层4031之间的距离(单元间隙)而设 置的。注意，还可以使用球状间隔物。另外，对置电极层4031与设置在与薄膜晶体管4010 同一衬底上的共同电位线电连接。使用共同连接部，可以通过配置在一对衬底之间的导电 性粒子电连接对置电极层4031和共同电位线。此外，将导电性粒子包含在密封材料4005 中。另外，还可以使用不使用取向膜的显示蓝相的液晶。蓝相是液晶相的一种，它是指 当使胆留相液晶的温度上升时即将从胆留相转变到均质相之前出现的相。由于蓝相只出现 在较窄的温度范围内，所以为了改善温度范围，使用混合有5wt%以上的手性试剂的液晶组 成物而形成液晶层4008。包含显示蓝相的液晶和手性试剂的液晶组成物的响应速度短，即 为lOy s至100 y s，并且由于其具有光学各向同性而不需要取向处理，从而视角依赖小。另外，虽然本实施方式示出透过型液晶显示装置的例子，但是本发明也可以应用 于反射型液晶显示装置或半透过型液晶显示装置。
另外，虽然在本实施方式的液晶显示装置中示出在衬底的外侧(可见的一侧)设 置偏振片，并在内侧依次设置着色层、用于显示元件的电极层的例子，但是也可以在衬底的 内侧设置偏振片。另外，偏振片和着色层的叠层结构也不局限于本实施方式的结构，只要根 据偏振片和着色层的材料或制造工序条件适当地设定即可。另外，还可以设置用作黑底的 遮光膜。另外，在本实施方式中，使用用作保护膜或平坦化绝缘膜的绝缘层(绝缘层4020、 绝缘层4021)覆盖其他实施方式所例示的薄膜晶体管，以降低薄膜晶体管的表面凹凸并提 高薄膜晶体管的可靠性。另外，因为保护膜用来防止悬浮在大气中的有机物、金属物、水蒸 气等的污染杂质的侵入，所以优选采用致密的膜。利用溅射法并利用氧化硅膜、氮化硅膜、 氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜或氮氧化铝膜的单层或叠层而 形成保护膜即可。虽然在本实施方式中示出利用溅射法形成保护膜的例子，但是并不局限 于此，而使用各种方法形成保护膜即可。在本实施方式中，作为保护膜形成叠层结构的绝缘层4020。在本实施方式中，作为 绝缘层4020的第一层，利用溅射法形成氧化硅膜。当作为保护膜使用氧化硅膜时，对用作 源电极层及漏电极层的铝膜的小丘防止有效。在本实施方式中，利用溅射法形成氮化硅膜作为绝缘层4020的第二层。当使用 氮化硅膜作为保护膜时，可以抑制钠等的可动离子侵入到半导体区中而使TFT的电特性变 化。另外，也可以在形成保护膜之后进行对氧化物半导体层的退火(300°C至400°C )。另外，形成绝缘层4021作为平坦化绝缘膜。作为绝缘层4021，可以使用具有耐热 性的有机材料如聚酰亚胺、丙烯酸树脂、苯并环丁烯、聚酰胺、环氧树脂等。另外，除了上述 有机材料之外，还可以使用低介电常数材料(low-k材料)、硅氧烷类树脂、PSG(磷硅玻璃)、 BPSG(硼磷硅玻璃)等。另外，也可以通过层叠多个由这些材料形成的绝缘膜，来形成绝缘 层 4021。另外，硅氧烷类树脂相当于以硅氧烷类材料为起始材料而形成的包含Si-0-Si键 的树脂。硅氧烷类树脂也可以使用有机基(例如烷基或芳基)或氟基作为取代基。另外， 有机基也可以具有氟基。对绝缘层4021的形成方法没有特别的限制，可以根据其材料利用溅射法、S0G法、 旋涂、浸渍、喷涂、液滴喷射法(喷墨法、丝网印刷、胶版印刷等)、刮片、辊涂机、幕涂机、刮 刀涂布机等。在使用材料液形成绝缘层4021的情况下，也可以在进行焙烧的工序中同时进 行对氧化物半导体层的退火(300°C至400°C )。通过兼作绝缘层4021的焙烧工序和对氧化 物半导体层的退火，可以高效地制造半导体装置。作为像素电极层4030、对置电极层4031，可以使用具有透光性的导电材料诸如包 含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟 锡、氧化铟锡(下面表示为IT0)、氧化铟锌、添加有氧化硅的氧化铟锡等。此外，可以使用包含导电高分子(也称为导电聚合物)的导电组成物形成像 素电极层4030、对置电极层4031。使用导电组成物形成的像素电极的薄层电阻优选为 10000 Q / □以下，并且其波长优选为550nm时的透光率优选为70%以上。另外，导电组成 物所包含的导电高分子的电阻率优选为0.1 Q cm以下。
作为导电高分子，可以使用所谓的Ji电子共轭类导电高分子。例如，可以举出聚 苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或者上述材料中的两种以上的共 聚物等。另外，供给到另行形成的信号线驱动电路4003、扫描线驱动电路4004、像素部 4002的各种信号及电位是从FPC4018供给的。在本实施方式中，连接端子电极4015由与液晶元件4013所具有的像素电极层 4030相同的导电膜形成，并且端子电极4016由与薄膜晶体管4010、4011的源电极层及漏电 极层相同的导电膜形成。连接端子电极4015通过各向异性导电膜4019电连接到FPC4018所具有的端子。此外，虽然在图16A1至16B中示出另行形成信号线驱动电路4003并将它安装在 第一衬底4001上的例子，但是本实施方式不局限于该结构。既可以另行形成扫描线驱动 电路而安装，又可以另行仅形成信号线驱动电路的一部分或扫描线驱动电路的一部分而安装。图17示出使用应用其他实施方式所例示的TFT制造的TFT衬底2600来构成液晶 显示模块作为半导体装置的一例。图17是液晶显示模块的一例，利用密封材料2602固定TFT衬底2600和对置衬底 2601，并在其间设置包括TFT等的像素部2603、包括液晶层的显示元件2604、着色层2605 来形成显示区。在进行彩色显示时需要着色层2605，并且当采用RGB方式时，对应于各像素 设置有分别对应于红色、绿色、蓝色的着色层。在TFT衬底2600和对置衬底2601的外侧配 置有偏振片2606、偏振片2607、扩散板2613。光源由冷阴极管2610和反射板2611构成，电 路衬底2612利用柔性线路板2609与TFT衬底2600的布线电路部2608连接，并且其中安 装有控制电路及电源电路等的外部电路。此外，也可以其间具有相位差板地层叠偏振片和 液晶层。作为液晶显示模块可以采用TN(扭曲向列TwiSted Nematic)模式、IPS (平 面内转换In-Plane-Switching)模式、FFS(边缘电场转换Fringe FieldSwitching) 模式、MVA(多畴垂直取向Multi-domain Vertical Alignment)模式、PVA(垂直 取向排列 Patterned Vertical Alignment)模式、ASM(轴对称排列微胞:Axially Symmetric aligned Micro-cell)模式、0CB(光学补偿双折射 Optically Compensated Birefringence)模式、FLC(铁电性液晶FerroelectricLiquid Crystal)模式、AFLC(反 铁电性液晶AntiFerroelectric Liquid Crystal)模式等。由于安装有抑制随时间的导通电流值(在半导体元件导通工作时流过的漏电流) 降低的本发明的一个方式的晶体管，所以本实施方式所例示的液晶显示面板的可靠性高。注意，本实施方式所示的结构可以与其他实施方式所例示的结构适当地组合而使用。实施方式8在本实施方式中，作为应用了其他实施方式所例示的薄膜晶体管的半导体装置示 出电子纸的例子。在图18中，作为半导体装置的例子示出有源矩阵型电子纸。作为用于半导体装置 的薄膜晶体管581，可以应用其他实施方式所例示的薄膜晶体管。
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图18的电子纸是采用扭转球显示方式(twist ball type)的显示装置的例子。扭 转球显示方式是指一种方法，其中将分别涂成白色和黑色的球形粒子配置在用于显示元件 的电极层的第一电极层和第二电极层之间，并使在第一电极层和第二电极层之间产生电位 差来控制球形粒子的方向，以进行显示。密封在衬底580和衬底596之间的薄膜晶体管581是顶栅结构的薄膜晶体管，其 源电极层或漏电极层通过在绝缘层583、584和585中形成的开口与第一电极层587接触， 从而使薄膜晶体管581与第一电极层587电连接。在第一电极层587和第二电极层588之 间设置有球形粒子589，该球形粒子589具有黑色区590a、白色区590b，并且黑色区590a和 白色区590b的周围包括充满了液体的空洞594，并且球形粒子589的周围充满有树脂等的 填料595 (参照图18)。在本实施方式中，第一电极层587相当于像素电极，第二电极层588 相当于共同电极。第二电极层588与设置在与薄膜晶体管581同一衬底上的共同电位线电 连接。使用其他实施方式所例示的任一个共同连接部来可以通过配置在一对衬底之间的导 电性粒子电连接第二电极层588和共同电位线。此外，还可以使用电泳元件代替扭转球。使用直径为lOiim至200iim左右的微囊， 该微囊中封入有透明液体、带正电的白色微粒和带负电的黑色微粒。在设置在第一电极层 和第二电极层之间的微囊中，当由第一电极层和第二电极层施加电场时，白色微粒和黑色 微粒向相反方向移动，从而可以显示白色或黑色。应用这种原理的显示元件就是电泳显示 元件，一般地称为电子纸。电泳显示元件具有比液晶显示元件高的反射率，因而不需要辅助 光源。此外，耗电量低，并且在昏暗的地方也能够辨别显示部。另外，即使不向显示部供应 电源，也能够保持显示过一次的图像。从而，即使使具有显示功能的半导体装置(简单地称 为显示装置，或称为具备显示装置的半导体装置)远离电波发送源，也能够储存显示过的 图像。由于安装有抑制随时间的导通电流值(在半导体元件导通工作时流过的漏电流) 降低的本发明的一个方式的晶体管，所以本实施方式所例示的电子纸的可靠性高。注意，本实施方式所示的结构可以与其他实施方式所例示的结构适当地组合而使用。实施方式9在本实施方式中，作为应用其他实施方式所例示的薄膜晶体管的半导体装置示出 发光显示装置的例子。在本实施方式中，通过利用使用电致发光的发光元件来示出显示装 置所具有的显示元件。根据其发光材料是有机化合物还是无机化合物来区分利用电致发光 的发光元件，一般来说，前者称为有机EL元件，而后者称为无机EL元件。在有机EL元件中，通过对发光元件施加电压，电子和空穴从一对电极分别注入到 包含发光有机化合物的层，以使电流流过。然后，由于这些载流子(电子和空穴)的重结合， 发光有机化合物形成激发态，并且当该激发态恢复到基态时，得到发光。根据这种机制，该 发光元件称为电流激励型发光元件。根据其元件的结构，将无机EL元件分类为分散型无机EL元件和薄膜型无机EL元 件。分散型无机EL元件包括在粘合剂中分散有发光材料的粒子的发光层，并且其发光机制 是利用施主能级和受主能级的施主_受主重结合型发光。薄膜型无机EL元件具有利用电 介质层夹住发光层并还利用电极夹住该夹有发光层的电介质层的结构，并且其发光机制是利用金属离子的内壳电子跃迁的局部型发光。注意，在本实施方式中使用有机EL元件作为 发光元件而进行说明。图19是作为应用本发明的半导体装置的例子，示出能够应用数字时间灰度级驱 动(digital time grayscale driving)的像素结构的一例的图。以下对能够应用数字时间灰度级驱动的像素的结构及像素的工作进行说明。在本 实施方式中示出在一个像素中使用两个n沟道型晶体管的例子，在该n沟道型晶体管中将 其他实施方式所例示的氧化物半导体层(In-Ga-Zn-0类非单晶膜)用作沟道形成区。像素6400包括开关晶体管6401、驱动晶体管6402、发光元件6404以及电容元件 6403。在开关晶体管6401中，栅极连接于扫描线6406，第一电极(源电极及漏电极中的一 方)连接于信号线6405，第二电极(源电极及漏电极中的另一方)连接于驱动晶体管6402 的栅极。在驱动晶体管6402中，栅极通过电容元件6403连接于电源线6407，第一电极连接 于电源线6407，第二电极连接于发光元件6404的第一电极(像素电极)。发光元件6404 的第二电极相当于共同电极6408。共同电极6408与形成在同一衬底上的共同电位线电连 接。此外，将发光元件6404的第二电极(共同电极6408)设置为低电源电位。另外， 低电源电位是指以设定于电源线6407的高电源电位为基准满足低电源电位<高电源电位 的电位，作为低电源电位例如可以设定为GND、0V等。将该高电源电位与低电源电位的电位 差施加到发光元件6404上，为了使电流流过发光元件6404以使发光元件6404发光，以使 高电源电位与低电源电位的电位差成为发光元件6404的正向阈值电压以上的方式分别设 定其电位。另外，还可以使用驱动晶体管6402的栅极电容代替电容元件6403而省略电容元 件6403。至于驱动晶体管6402的栅极电容，可以在沟道形成区与栅电极之间形成有电容。在此，在采用电压输入电压驱动方式的情况下，对驱动晶体管6402的栅极输入能 够使驱动晶体管6402充分成为导通或截止的两个状态的视频信号。即，驱动晶体管6402 在线形区进行工作。由于驱动晶体管6402在线形区进行工作，将比电源线6407的电压高 的电压施加到驱动晶体管6402的栅极上。另外，对信号线6405施加(电源线电压+驱动 晶体管6402的Vth)以上的电压。另外，当进行模拟灰度级驱动而代替数字时间灰度级驱动时，通过使信号的输入 不同，可以使用与图19相同的像素结构。当进行模拟灰度级驱动时，对驱动晶体管6402的栅极施加(发光元件6404的正 向电压+驱动晶体管6402的Vth)以上的电压。发光元件6404的正向电压是指得到所希 望的亮度时的电压，至少包括正向阈值电压。此外，通过输入使驱动晶体管6402工作在饱 和区中的视频信号，可以使电流流过发光元件6404。为了使驱动晶体管6402工作在饱和区 中，使电源线6407的电位高于驱动晶体管6402的栅极电位。当以视频信号为模拟信号时， 可以在发光元件6404中流过对应于该视频信号的电流，以进行模拟灰度级驱动。此外，图19所示的像素结构不局限于此。例如，也可以对图19所示的像素另外添 加开关、电阻元件、电容元件、晶体管或逻辑电路等。接着，参照图20A至20C说明发光元件的结构。在本实施方式中，以驱动TFT是 n型的情况为例子来说明像素的截面结构。用于图20A、20B和20C的半导体装置的驱动TFT7001、7011、7021可以与其他实施方式所例示的薄膜晶体管同样地制造，其是包括用作 半导体层的In-Ga-Zn-0类非单晶膜的可靠性高的薄膜晶体管。发光元件的阳极及阴极中的至少一方具有对于可见光的透光性以取出从发光元 件发射的光，即可。而且，有如下结构的发光元件，即在衬底上形成薄膜晶体管及发光元件， 并从与衬底相反的面发光的顶部发射、从衬底一侧的面发光的底部发射、以及从衬底一侧 及与衬底相反的面发光的双面发射。本发明的像素结构可以应用于任何发射结构的发光元 件。参照图20A说明顶部发射结构的发光元件。在图20A中示出当驱动TFT7001是n型，并且从发光元件7002发射的光透过到阳 极7005 —侧时的像素的截面图。在图20A中，发光元件7002的阴极7003和驱动TFT7001 电连接，在阴极7003上按顺序层叠有发光层7004、阳极7005。作为阴极7003，只要是功函 数小且反射光的导电膜，就可以使用各种材料。例如，优选采用Ca、Al、Mg-Ag、Al-Li等。而 且，发光层7004可以由单层或多个层的叠层构成。在由多个层构成时，在阴极7003上按顺 序层叠电子注入层、电子传输层、发光层、空穴传输层、空穴注入层。注意，不需要设置上述 的所有层。使用具有对于可见光的透光性的导电材料形成阳极7005，也可以使用具有透光 性的透光性导电膜例如包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化 铟、包含氧化钛的氧化铟锡、氧化铟锡(下面，表示为IT0)、氧化铟锌、添加有氧化硅的氧化 铟锡等。使用阴极7003及阳极7005夹住发光层7004的区域相当于发光元件7002。在图 20A所示的像素中，从发光元件7002发射的光如箭头所示那样发射到阳极7005 —侧。接着，参照图20B说明底部发射结构的发光元件。图20B示出在驱动TFT7011是 n型，并且从发光元件7012的光发射到阴极7013—侧的情况下的像素的截面图。在图20B 中，在与驱动TFT7011电连接的具有透光性的导电膜7017上形成有发光元件7012的阴 极7013，在阴极7013上按顺序层叠有发光层7014、阳极7015。注意，在阳极7015具有对 于可见光的透光性的情况下，也可以覆盖阳极上地形成有用于反射光或进行遮光的屏蔽膜 7016。与图20A的情况同样地，阴极7013只要是功函数小的导电材料，就可以使用各种材 料。但是，将其厚度设定为透过光的程度(优选为5nm至30nm左右)。例如，也可以将膜厚 度为20nm的铝膜用作阴极7013。而且，与图20A同样地，发光层7014可以由单层或多个层 的叠层构成。阳极7015不需要透过光，但是可以与图20A同样地使用具有对于可见光的透 光性的导电材料形成。并且，虽然屏蔽膜7016例如可以使用反射光的金属等，但是不局限 于金属膜。例如，也可以使用添加有黑色的颜料的树脂等。由阴极7013及阳极7015夹住发光层7014的区域相当于发光元件7012。在图20B 所示的像素中，从发光元件7012发射的光如箭头所示那样发射到阴极7013 —侧。接着，参照图20C说明双面发射结构的发光元件。在图20C中，在与驱动TFT7021 电连接的具有对于可见光的透光性的导电膜7027上形成有发光元件7022的阴极7023， 而在阴极7023上按顺序层叠有发光层7024、阳极7025。与图20A的情况同样地，作为阴 极7023，只要是功函数小的导电材料，就可以使用各种材料。但是，将其厚度设定为透过光 的程度。例如，可以将膜厚度为20nm的A1用作阴极7023。而且，与图20A同样地，发光层 7024可以由单层或多个层的叠层构成。阳极7025可以与图20A同样地使用具有对于可见光的透过性的透光性的导电材料形成。阴极7023、发光层7024和阳极7025重叠的部分相当于发光元件7022。在图20C所 示的像素中，从发光元件7022发射的光如箭头所示那样发射到阳极7025 —侧和阴极7023
一侧双方。注意，虽然在本实施方式中描述了有机EL元件作为发光元件，但是也可以设置无 机EL元件作为发光元件。注意，虽然在本实施方式中示出了控制发光元件的驱动的薄膜晶体管(驱动TFT) 和发光元件电连接的例子，但是也可以采用在驱动TFT和发光元件之间连接有电流控制 TFT的结构。注意，本实施方式所示的半导体装置不局限于图20A至20C所示的结构而可以根 据本发明的技术思想进行各种变形。接着，参照图21A和21B说明相当于应用其他实施方式所例示的薄膜晶体管的半 导体装置的一个方式的发光显示面板(也称为发光面板)的外观及截面。图21A是一种面 板的俯视图，其中利用密封材料在第一衬底与第二衬底之间密封有形成在第一衬底上的薄 膜晶体管及发光元件。图21B相当于沿着图21A的H-I的截面图。以围绕设置在第一衬底4501上的像素部4502、信号线驱动电路4503a、4503b及扫 描线驱动电路4504a、4504b的方式设置有密封材料4505。此外，在像素部4502、信号线驱 动电路4503a、4503b及扫描线驱动电路4504a、4504b上设置有第二衬底4506。因此，像素 部4502、信号线驱动电路4503a、4503b以及扫描线驱动电路4504a、4504b与填料4507—起 由第一衬底4501、密封材料4505和第二衬底4506密封。像这样，发光显示面板优选使用气 密性高且漏气少的保护薄膜(贴合薄膜、紫外线固化树脂薄膜等)及覆盖材料且不暴露于 空气地进行封装(密封)。此外，设置在第一衬底4501上的像素部4502、信号线驱动电路4503a、4503b及扫 描线驱动电路4504a、4504b包括多个薄膜晶体管。在图21B中，例示包括在像素部4502中 的薄膜晶体管4510和包括在信号线驱动电路4503a中的薄膜晶体管4509。作为薄膜晶体管4509、4510可以应用包括用作半导体层的In-Ga-Zn-O类非单晶 膜的可靠性高的其他实施方式所例示的薄膜晶体管。在本实施方式中，薄膜晶体管4509、 4510是n沟道型薄膜晶体管。此外，附图标记4511相当于发光元件，发光元件4511所具有的作为像素电极的 第一电极层4517与薄膜晶体管4510的源电极层或漏电极层电连接。注意，虽然发光元件 4511的结构是第一电极层4517、电场发光层4512、第二电极层4513的叠层结构，但是不局 限于本实施方式所示的结构。可以根据从发光元件4511取出的光的方向等适当地改变发 光元件4511的结构。使用有机树脂膜、无机绝缘膜或有机聚硅氧烷形成分隔壁4520。特别优选的是，使 用感光材料，在第一电极层4517上形成开口部，并将该开口部的侧壁形成为具有连续的曲 率而成的倾斜面。电场发光层4512既可以由单层构成，又可以由多个层的叠层构成。也可以在第二电极层4513及分隔壁4520上形成保护膜，以防止氧、氢、水分、二氧 化碳等侵入到发光元件4511中。作为保护膜，可以形成氮化硅膜、氮氧化硅膜、DLC膜等。
另外，供给到信号线驱动电路4503a、4503b、扫描线驱动电路4504a、4504b或像素 部4502的各种信号及电位是从FPC4518a、4518b供给的。在本实施方式中，连接端子电极4515由与发光元件4511所具有的第一电极层 4517相同的导电膜形成，并且端子电极4516由与薄膜晶体管4509、4510所具有的源电极层 及漏电极层相同的导电膜形成。连接端子电极4515通过各向异性导电膜4519与FPC4518a所具有的端子电连接。位于从发光元件4511取出的光的方向上的衬底需要具有对于可见光的透光性。 在此情况下，使用如玻璃板、塑料板、聚酯薄膜或丙烯酸薄膜等的具有对于可见光的透光性 的材料。此外，作为填料4507，除了氮及氩等的惰性气体之外，还可以使用紫外线固化树脂 或热固化树脂。可以使用PVC(聚氯乙烯)、丙烯酸树脂、聚酰亚胺、环氧树脂、硅酮树脂、 PVB(聚乙烯醇缩丁醛)或EVA(乙烯-醋酸乙烯酯)。在本实施方式中，作为填料4507使用氮。另外，若有需要，也可以在发光元件的光射出面上适当地设置诸如偏振片、圆偏振 片(包括椭圆偏振片)、相位差板(X/4片、X/2片)、彩色滤光片等的光学薄膜。另外，也 可以在偏振片或圆偏振片上设置抗反射膜。例如，可以进行抗眩光处理，该处理是利用表面 的凹凸来可以扩散反射光以降低眩光的处理。信号线驱动电路4503a、4503b及扫描线驱动电路4504a、4504b也可以作为在另行 准备的衬底上由单晶半导体膜或多晶半导体膜形成的驱动电路安装。此外，也可以另行仅 形成信号线驱动电路或其一部分、或者扫描线驱动电路或其一部分安装。本实施方式不局 限于图21A和21B的结构。由于安装有抑制随时间的导通电流值(在半导体元件导通工作时流过的漏电流) 降低的本发明的一个方式的晶体管，所以本实施方式所例示的发光显示装置的可靠性高。注意，本实施方式所示的结构可以与其他实施方式所例示的结构适当地组合而使用。实施方式10应用其他实施方式所例示的薄膜晶体管的半导体装置可以应用于电子纸。电子 纸可以用于显示信息的所有领域的电子设备。例如，可以将电子纸应用于电子书籍(电子 书)、招贴、电车等的交通工具的车厢广告、信用卡等的各种卡片中的显示等。图22示出电 子设备的一例。另外，图22示出电子书籍2700的一例。例如，电子书籍2700由两个框体，即框体 2701及框体2703构成。框体2701及框体2703由轴部2711形成为一体，并且可以以该轴 部2711为轴进行开闭工作。通过这种结构，可以进行如纸的书籍那样的工作。框体2701组装有显示部2705，而框体2703组装有显示部2707。显示部2705及 显示部2707的结构既可以是显示连屏画面的结构，又可以是显示不同的画面的结构。通过 采用显示不同的画面的结构，例如在右边的显示部(图22中的显示部2705)中可以显示文 章，而在左边的显示部(图22中的显示部2707)中可以显示图像。此外，在图22中示出框体2701具备操作部等的例子。例如，在框体2701中，具备 电源2721、操作键2723、扬声器2725等。利用操作键2723可以翻页。注意，也可以采用在
38与框体的显示部同一个面具备键盘及定位装置等的结构。另外，也可以采用在框体的背面 或侧面具备外部连接用端子(耳机端子、USB端子或可与AC适配器及USB电缆等的各种电 缆连接的端子等)、记录媒体插入部等的结构。再者，电子书籍2700也可以具有作为电子词 典的功能。此外，电子书籍2700也可以采用能够以无线的方式收发信息的结构。还可以采用 以无线的方式从电子书籍服务器购买所希望的书籍数据等，然后下载的结构。由于安装有抑制随时间的导通电流值(在半导体元件导通工作时流过的漏电流) 降低的本发明的一个方式的晶体管，所以本实施方式所例示的显示装置的可靠性高。注意，本实施方式所示的结构可以与其他实施方式所例示的结构适当地组合而使 用。实施方式11使用其他实施方式所例示的薄膜晶体管的半导体装置可以应用于各种电子设备 (包括游戏机)。作为电子设备，例如可以举出电视装置(也称为电视或电视接收机)、用于 计算机等的监视器、影像拍摄装置如数码相机及数码摄像机等、数码相框、移动电话机(也 称为移动电话、移动电话装置)、便携式游戏机、便携式信息终端、声音再现装置、弹珠机等 的大型游戏机等。图23A示出电视装置9600的一例。在电视装置9600中，框体9601组装有显示部 9603。利用显示部9603可以显示图像。此外，在此示出利用支架9605支撑框体9601的结构。可以通过利用框体9601所具备的操作开关、另行提供的遥控操作机9610进行电 视装置9600的操作。通过利用遥控操作机9610所具备的操作键9609，可以进行频道及音 量的操作，并可以对在显示部9603上显示的图像进行操作。此外，也可以采用在遥控操作 机9610中设置显示从该遥控操作机9610输出的信息的显示部9607的结构。注意，电视装置9600采用具备接收机及调制解调器等的结构。可以通过利用接收 机接收一般的电视广播。再者，通过调制解调器连接到有线或无线方式的通信网络，从而可 以进行单向(从发送者到接收者)或双向(在发送者和接收者之间或在接收者之间等)的 fn息通f曰o图23B示出数码相框9700的一例。例如，在数码相框9700中，框体9701组装有 显示部9703。显示部9703可以显示各种图像，例如通过显示使用数码相机等拍摄的图像数 据，可以发挥与一般的相框同样的功能。注意，数码相框9700采用具备操作部、外部连接用端子(USB端子、可以与USB电 缆等的各种电缆连接的端子等)、记录媒体插入部等的结构。这种结构也可以组装到与显示 部同一个面，但是通过将它设置在侧面或背面上来提高设计性，所以是优选的。例如，可以 对数码相框的记录媒体插入部插入储存有由数码相机拍摄的图像数据的存储器并提取图 像数据，然后可以将所提取的图像数据显示于显示部9703。此外，数码相框9700既可以采用以无线的方式收发信息的结构，又可以以无线的 方式提取所希望的图像数据并进行显示的结构。图24A示出一种便携式游戏机，其由框体9881和框体9891的两个框体构成，并且 通过连接部9893可以开闭地连接。框体9881组装有显示部9882，并且框体9891组装有显示部9883。另外，图24A所示的便携式游戏机还具备扬声器部9884、记录媒体插入部9886、 LED灯9890、输入单元(操作键9885、连接端子9887、传感器9888 (即，具有测定如下因素 的功能的器件力量、位移、位置、速度、加速度、角速度、转动数、距离、光、液、磁、温度、化学 物质、声音、时间、硬度、电场、电流、电压、电力、射线、流量、湿度、倾斜度、振动、气味或红外 线)、以及麦克风9889)等。当然，便携式游戏机的结构不局限于上述结构，只要采用如下 结构即可至少具备根据本发明的一个方式的半导体装置。因此，可以采用适当地设置有其 他附属设备的结构。图24A所示的便携式游戏机具有如下功能读出储存在记录媒体中的 程序或数据并将它显示在显示部上；以及通过与其他便携式游戏机进行无线通信而共享信 息。注意，图24A所示的便携式游戏机所具有的功能不局限于此，而可以具有各种各样的功 能。图24B示出大型游戏机的投币机9900的一例。在投币机9900的框体9901中组 装有显示部9903。另外，投币机9900还具备如起动手柄或停止开关等的操作单元、投币口、 扬声器等。当然，投币机9900的结构不局限于此，只要采用如下结构即可至少具备根据本 发明的一个方式的半导体装置。因此，可以采用适当地设置有其他附属设备的结构。图25示出移动电话机1000的一例。移动电话机1000除了组装在框体1001中的 显示部1002之外还具备操作按钮1003、外部连接端口 1004、扬声器1005、麦克风1006等。图25所示的移动电话机1000可以用手指等触摸显示部1002来输入信息。此外， 可以用手指等触摸显示部1002来进行打电话或输入电子邮件等的操作。显示部1002的画面主要有三个模式。第一是以图像的显示为主的显示模式，第二 是以文字等的信息的输入为主的输入模式，第三是显示模式和输入模式的两个模式混合的 显示与输入模式。例如，在打电话或制作电子邮件的情况下，将显示部1002设定为以文字输入为主 的文字输入模式，并进行在画面上显示的文字的输入操作，即可。在此情况下，优选的是，在 显示部1002的画面的大多部分中显示键盘或号码按钮。此外，通过在移动电话机1000的内部设置具有陀螺仪和加速度传感器等检测倾 斜度的传感器的检测装置，判断移动电话机1000的方向(竖向还是横向)，而可以对显示部 1002的画面显示进行自动切换。通过触摸显示部1002或对框体1001的操作按钮1003进行操作，切换画面模式。 此外，还可以根据显示在显示部1002上的图像种类切换画面模式。例如，当显示在显示部 上的图像信号为动态图像的数据时，将画面模式切换成显示模式，而当显示在显示部上的 图像信号为文字数据时，将画面模式切换成输入模式。另外，当在输入模式中通过检测出显示部1002的光传感器所检测的信号得知在 一定期间中没有显示部1002的触摸操作输入时，也可以以将画面模式从输入模式切换成 显示模式的方式进行控制。还可以将显示部1002用作图像传感器。例如，通过用手掌或手指触摸显示部 1002，来拍摄掌纹、指纹等，而可以进行身份识别。此外，通过在显示部中使用发射近红外光 的背光灯或发射近红外光的感测用光源，也可以拍摄手指静脉、手掌静脉等。由于安装有抑制随时间的导通电流值(在半导体元件导通工作时流过的漏电流) 降低的本发明的一个方式的晶体管，所以安装有本实施方式所例示的显示装置的电子设备的可靠性高。注意，本实施方式所示的结构可以与其他实施方式所例示的结构适当地组合而使用。本说明书根据2009年3月30日在日本专利局受理的 日本专利申请编号 2009-083250而制作，所述申请内容包括在本说明书中。
权利要求
一种半导体装置，包括衬底上的栅电极层；所述栅电极层上的栅极绝缘膜；所述栅极绝缘膜上的第一电极层及第二电极层；所述第一电极层及所述第二电极层上的第一布线层及第二布线层，所述第一布线层电连接于所述第一电极层，所述第二布线层电连接于所述第二电极层；以及所述第一布线层及所述第二布线层上的氧化物半导体层，所述氧化物半导体层接触于所述第一电极层及所述第二电极层的侧面及上面，其中，所述栅电极层与所述第一电极层及所述第二电极层的端部重叠且不与所述第一布线层及所述第二布线层重叠，所述第一电极层及所述第二电极层的导电率为所述氧化物半导体层的导电率以上，并且，所述第一电极层及所述第二电极层的导电率为所述第一布线层及所述第二布线层的导电率以下。
2.根据权利要求1所述的半导体装置，其中所述第一布线层的端部与所述栅电极层的 端部的一方一致，并且所述第二布线层的端部与所述栅电极层的端部的另一方一致。
3.根据权利要求1所述的半导体装置，其中所述氧化物半导体层的厚度为5nm以上且 200nm以下的范围内，并且所述第一电极层及所述第二电极层的厚度为5nm以上且200nm以 下的范围内。
4.根据权利要求1所述的半导体装置，其中所述第一电极层延伸，以便使该第一电极 层的端部位于所述第一布线层的端部的内侧并重叠于所述栅电极层，并且所述第二电极层 延伸，以便使该第二电极层的端部位于所述第二布线层的端部的内侧并重叠于所述栅电极层。
5.根据权利要求1所述的半导体装置，其中所述第一电极层及所述第二电极层的导电 率分别为1 X 10_4S/cm以上且1 X 102S/cm以下的范围内。
6.根据权利要求1所述的半导体装置，其中所述第一电极层与所述栅电极层重叠的长 度及所述第二电极层与所述栅电极层重叠的长度分别为0. 2 y m以上且5 u m以下的范围 内。
7.一种半导体装置，包括 衬底上的第一电极层及第二电极层；所述第一电极层及所述第二电极层上的第一布线层及第二布线层，所述第一布线层电 连接于所述第一电极层，所述第二布线层电连接于所述第二电极层；所述第一布线层及所述第二布线层上的氧化物半导体层，所述氧化物半导体层接触于 所述第一电极层及所述第二电极层的侧面及上面； 所述氧化物半导体层上的栅极绝缘膜；以及 所述栅极绝缘膜上的栅电极层，其中，所述栅电极层与所述第一电极层及所述第二电极层的端部重叠且不与所述第一 布线层及所述第二布线层重叠，所述第一电极层及所述第二电极层的导电率为所述氧化物半导体层的导电率以上， 并且，所述第一电极层及所述第二电极层的导电率为所述第一布线层及所述第二布线层的导电率以下。
8.根据权利要求7所述的半导体装置，其中所述第一布线层的端部与所述栅电极层的 端部的一方一致，并且所述第二布线层的端部与所述栅电极层的端部的另一方一致。
9.根据权利要求7所述的半导体装置，其中所述氧化物半导体层的厚度为5nm以上且 200nm以下的范围内，并且所述第一电极层及所述第二电极层的厚度为5nm以上且200nm以 下的范围内。
10.根据权利要求7所述的半导体装置，其中所述第一电极层延伸，以便使该第一电极 层的端部位于所述第一布线层的端部的内侧并重叠于所述栅电极层，并且所述第二电极层 延伸，以便使该第二电极层的端部位于所述第二布线层的端部的内侧并重叠于所述栅电极层。
11.根据权利要求7所述的半导体装置，其中所述第一电极层及所述第二电极层的导 电率分别为1 X 10_4S/cm以上且1 X 102S/cm以下的范围内。
12.根据权利要求7所述的半导体装置，其中所述第一电极层与所述栅电极层重叠的 长度及所述第二电极层与所述栅电极层重叠的长度分别为0. 2 y m以上且5 y m以下的范围 内。
13.一种半导体装置的制造方法，包括如下步骤 在衬底上形成栅电极层；在所述栅电极层上形成栅极绝缘膜； 在所述栅极绝缘膜上形成第一电极层及第二电极层；在所述第一电极层及所述第二电极层上形成第一布线层及第二布线层，所述第一布线 层电连接于所述第一电极层，所述第二布线层电连接于所述第二电极层；以及在所述第一布线层及所述第二布线层上形成氧化物半导体层，所述氧化物半导体层接 触于所述第一电极层及所述第二电极层的侧面及上面，其中，所述栅电极层与所述第一电极层及所述第二电极层的端部重叠且不与所述第一 布线层及所述第二布线层重叠，所述第一电极层及所述第二电极层的导电率为所述氧化物半导体层的导电率以上， 并且，所述第一电极层及所述第二电极层的导电率为所述第一布线层及所述第二布线 层的导电率以下。
14.根据权利要求13所述的半导体装置的制造方法，其中所述第一布线层的端部与所 述栅电极层的端部的一方一致，并且所述第二布线层的端部与所述栅电极层的端部的另一方一致。
15.根据权利要求13所述的半导体装置的制造方法，其中所述氧化物半导体层的厚度 为5nm以上且200nm以下的范围内，并且所述第一电极层及所述第二电极层的厚度为5nm 以上且200nm以下的范围内。
16.根据权利要求13所述的半导体装置的制造方法，其中所述第一电极层延伸，以便 使该第一电极层的端部位于所述第一布线层的端部的内侧并重叠于所述栅电极层，并且所 述第二电极层延伸，以便使该第二电极层的端部位于所述第二布线层的端部的内侧并重叠 于所述栅电极层。
17.一种半导体装置的制造方法，包括如下步骤在衬底上形成第一电极层及第二电极层；在所述第一电极层及所述第二电极层上形成第一布线层及第二布线层，所述第一布线 层电连接于所述第一电极层，所述第二布线层电连接于所述第二电极层；在所述第一布线层及所述第二布线层上形成氧化物半导体层，所述氧化物半导体层接 触于所述第一电极层及所述第二电极层的侧面及上面； 在所述氧化物半导体层上形成栅极绝缘膜；以及 在所述栅极绝缘膜上形成栅电极层，其中，所述栅电极层与所述第一电极层及所述第二电极层的端部重叠且不与所述第一 布线层及所述第二布线层重叠，所述第一电极层及所述第二电极层的导电率为所述氧化物半导体层的导电率以上， 并且，所述第一电极层及所述第二电极层的导电率为所述第一布线层及所述第二布线 层的导电率以下。
18.根据权利要求17所述的半导体装置的制造方法，其中所述第一布线层的端部与所 述栅电极层的端部的一方一致，并且所述第二布线层的端部与所述栅电极层的端部的另一方一致。
19.根据权利要求17所述的半导体装置的制造方法，其中所述氧化物半导体层的厚度 为5nm以上且200nm以下的范围内，并且所述第一电极层及所述第二电极层的厚度为5nm 以上且200nm以下的范围内。
20.根据权利要求17所述的半导体装置的制造方法，其中所述第一电极层延伸，以便 使该第一电极层的端部位于所述第一布线层的端部的内侧并重叠于所述栅电极层，并且所 述第二电极层延伸，以便使该第二电极层的端部位于所述第二布线层的端部的内侧并重叠 于所述栅电极层。
全文摘要
本发明涉及一种半导体装置及其制造方法。根据连接的元件的驱动电压决定晶体管的漏电压。随着晶体管的小型化集中在漏区的电场强度增高，而容易产生热载流子。目的之一在于提供在漏区中电场不容易集中的晶体管。此外，目的之一在于提供具有晶体管的显示装置。通过具有高导电率的第一布线层及第二布线层的端部不与栅电极层重叠，缓和在第一电极层及第二电极层附近电场集中的现象，而抑制载流子的产生，并将其电阻高于第一布线层及第二布线层的电阻的第一电极层及第二电极层用作漏电极层而构成晶体管。
文档编号H01L21/28GK101859798SQ20101015830
公开日2010年10月13日 申请日期2010年3月29日 优先权日2009年3月30日
发明者乡户宏充, 宫永昭治, 秋元健吾 申请人:株式会社半导体能源研究所