专利名称：非易失性存储器件及其制造方法
技术领域：
本发明涉及一种半导体器件，更具体地，涉及一种非易失性存储 器件。
背景技术：
电子设备的尺寸正在减小，但要求同时进行大容量数据处理。相应地，在电子设备 中使用的非易失性存储器件在体积上减小。从而，可以认为在电子设备中会使用具有垂直 结构而不是平面结构的非易失性存储器件。然而，制造具有垂直结构的非易失性存储器件是复杂的，从而其价格竞争力和可 靠性会降低。
发明内容
至少一个示例性实施例包括具有增大的可靠性和经济效益的非易失性存储器件 以及制造该非易失性存储器件的方法。根据一个或多个示例性实施例，非易失性存储器件包括衬底；在衬底上的半导 体结构，该半导体结构包括基本上垂直的第一部分和第二部分。多个存储单元沿半导体结 构的第一部分和第二部分彼此分离地布置且彼此串联连接。非易失性存储器件还可以包括设置在半导体结构的第一部分和第二部分之间的 掩埋绝缘层，多个存储单元设置在半导体结构的在掩埋绝缘层的相反侧的第一部分和第二 部分上。非易失性存储器件还可以包括形成在多个存储单元之间的多个层间绝缘层。半导 体结构还可以包括在所述多个层间绝缘层的最上部上从第一部分和第二部分的上端延伸 的第一顶部(peak portion)和第二顶部。非易失性存储器件还可以包括在半导体结构的第一顶部上的串选择晶体管和在 半导体结构的第二顶部上的接地选择晶体管。多个存储单元可以具有垂直沟道结构，该垂直沟道结构沿半导体结构的第一部分 和第二部分延伸，并且串选择晶体管和接地选择晶体管可以包括平面沟道结构，该平面沟 道结构沿半导体结构的第一顶部和第二顶部延伸。根据至少一个示例性实施例，一种制造非易失性存储器件的方法包括在衬底上 形成半导体结构，半导体结构包括垂直的第一部分和第二部分；以及形成多个存储单元，该 多个存储单元沿半导体结构的第一部分和第二部分分离地布置且彼此串联连接。多个层间绝缘层和多个牺牲层可以交替地堆叠在衬底上，并且至少一个沟槽通过 蚀刻多个层间绝缘层和多个牺牲层而形成。非晶半导体层可以形成在至少一个沟槽的内表 面上。此外，半导体结构可以通过晶化非晶半导体层而形成。非晶半导体层可以通过电子束退火而晶化。
从以下结合附图的对示例性实施例的描述，各个方面将变得明显并更易于理解， 附图中图1是示出根据示例性实施例的非易失性存储器件的截面图；图2是示出根据示例性实施例的图1的非易失性存储器件的电路图；图3到图12是示出制造根据示例性实施例的非易失性存储器件的方法的截面图；图13是示出电子束提取设备的示例性实施例的示意图，该电子束提取设备在非 易失性存储器件的制造方法的图10中示出的操作中使用；
图14是示出根据示例性实施例的非易失性存储器的框图；图15是示出根据示例性实施例的存储卡的示意图；以及图16是示出根据示例性实施例的电子系统的框图。
具体实施例方式现在参照附图更全面地描述示例性实施例。可以实施许多替代的形式，示例性实 施例不应被解释为限于这里阐述的示例性实施例。在附图中，为了清楚起见，层和区域的厚 度可以被夸大，并且相同的附图标记指代相同的元件。应当理解，尽管这里可以使用术语第一、第二等描述各个元件，但是这些元件不应 受限于这些术语。这些术语仅用于将一个元件与另一元件区别开。例如，第一元件可以被 称为第二元件，类似地，第二元件可以被称为第一元件，而不背离示例性实施例的范围。如 此处所用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。应当理解，当称一元件“连接到”或“耦接到”另一元件时，它可以直接连接或耦接 到另一元件上，或者还可以存在插入的元件。相反，当称一元件“直接连接到”或“直接耦接 至IJ”另一元件时，不存在插入的元件。用于描述元件之间关系的其它措辞应当以类似的方式 解释(例如，“在…之间”与“直接在…之间”，“与…相邻”与“直接与…相邻”等)。这里所用的术语仅仅是为了描述特定实施例，并非要限制示例实施例。如此处所 用的，除非上下文另有明确表述，否则单数形式均同时旨在包括复数形式。还应当理解，术 语“包括”和/或“包含”，当在本说明书中使用时，指定了所述特征、整体、步骤、操作、元件 和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其 组合的存在或增加。这里可以使用诸如“在…之下”、“在…下面”、“下(lower)”、“在…之 上”、“上(upper) ”等空间相对性术语以描述如附图所示的一个元件或特征与另一个元件或 特征之间的关系。应当理解，空间相对性术语是用来概括除附图所示取向之外的使用或操 作中的器件的不同取向的。例如，如果附图中的器件翻转过来，被描述为“在”其它元件或 特征“之下”或“下面”的元件将会在其它元件或特征的“上方”。这样，示范性术语“在…下 面”就能够涵盖之上和之下两种取向。器件可以采取其它取向(旋转90度或在其它取向观 察或参照)，此处所用的空间相对性描述符做相应解释。还应当注意，在一些备选实施方式中，所提及的功能/操作可以不按照附图中所 提及的次序发生。例如取决于所涉及的功能/操作，连续示出的两个附图可以实际上基本 同时地执行，或者有时可以按相反的顺序执行。图1是示出根据示例性实施例的非易失性存储器件的截面图，图2是示出根据示例性实施例的图1的非易失性存储器件的电路图。参照图1，可以提供衬底105。衬底105可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体的示例包括硅、锗和锗硅。衬 底105可以是体晶片或外延层。至少一个半导体结构130a可以形成为具有在衬底105上垂直延伸的折叠结构 (folding structure)。例如，半导体结构130a可以包括底部31、第一部分32、第二部分33、 第一顶部34和第二顶部35。底部31设置在衬底105上，第一部分32和第二部分33可以 从底部31的两个端部在衬底105上方垂直延伸。掩埋绝缘层132可以形成在底部31上以 填充第一部分32与第二部分33之间的空间。第一顶部34可以从第一部分32的上端基本水平地延伸，第二顶部35可以从第二 部分33的上端基本水平地延伸。第一顶部34和第二顶部35可以分别远离第一部分32和 第二部分33延伸。如图2所示，第一顶部34和第二顶部35可以分别连接到位线BL和公 共源极线CSL。多个控制栅极电极165可以沿第一部分32和第二部分33彼此分离地设置。例如， 控制栅极电极165可以对称地布置在第一部分32和第二部分33的与设置掩埋绝缘层132 的地方相反的侧面上。控制栅极电极165的数目可以根据非易失性存储器件的容量而适当 选择，不限于图1所示的控制栅极电极165的数目。多个存储介质150可以设置在控制栅极电极165与第一部分32和第二部分33之 间。多个存储介质150中的每个可以包括隧穿绝缘层142，在第一部分32和第二部分33 上；电荷存储层144，在隧穿绝缘层142上；以及阻挡绝缘层146，在电荷存储层144上。多个层间绝缘层115可以设置在堆叠的控制栅极电极165之间。此外，多个存储 介质150中的每个可以在多个控制栅极电极165中相应的一个与多个层间绝缘层115中的 一个之间。第一顶部34和第二顶部35可以设置在层间绝缘层115的最上部上。同时，设 置在相同层上的控制栅极电极165可以通过器件隔离层168彼此分离。参照图1和图2，控制栅极电极165和存储介质150可以形成存储单元MCO-MCn。 从而，存储单元MCO-MCn可以沿第一部分32和第二部分33分离地布置且彼此串联连接。控 制栅极电极165可以耦接到字线WLO-WLn。存储介质150可以沿第一部分32和第二部分33彼此连接。例如，存储介质150 可以被延伸以从第一部分32和第二部分33的表面围绕控制栅极电极165，继而沿第一部分 32和第二部分33以及层间绝缘层115延伸。也就是，存储介质150可以在第一部分32和 第二部分33上弯曲。通过杂质掺杂形成的PN型结源极/漏极区域不会形成在第一部分31和第二部分 32的在控制栅极电极165之间的表面附近。因此，半导体结构130a可以用相同的导电杂质 连续地掺杂以形成阱或沟道。在这种情况下，存储单元MCO-MCn可以在编程/读取操作期 间利用场效应型源极/漏极而彼此连接。在存储单元MCO-MCn之间的半导体结构130a的 表面可以通过控制栅极电极165的横向电场(也就是，边缘场)导通。电荷存储层144可以具有电荷存储能力。例如，电荷存储层144可以是陷阱型，并 包括例如氮化硅层、量子点或纳米晶体。量子点或纳米晶体可以由导体形成，诸如金属或半 导体的精细颗粒。备选地，电荷存储层144可以是浮置型，并包括掺杂的多晶硅。当电荷存储层144是浮置型时，它们彼此分离。隧穿绝缘层142和阻挡绝缘层146可以包括氧化物 层、氮化物层或高k电介质层。高k电介质层可以指具有比氧化物层或氮化物层更高介电 常数的电介质层。串选择栅极电极180可以设置在第一顶部34上，接地选择栅极电极185可以设置 在第二顶部35上。栅极绝缘层170可以设置在串选择栅极电极180和第一顶部34之间以 及在接地选择栅极电极185和第二顶部35之间。参照图1和图2，串选择栅极电极180和栅极绝缘层170的堆叠结构可以形成串选 择晶体管TS，接地选择栅极电极180和栅极绝缘层170的堆叠结构可以形成接地选择晶体 管TG。串选择栅极电极180可以耦接到串选择线SSL，接地选择栅极电极185可以耦接到 接地选择线GSL。如上所述，存储单元MCO-MCn可以具有沿第一部分32和第二部分33垂直延伸的 垂直沟道结构。另一方面，串选择晶体管TS和接地选择晶体管TG可以具有在与衬底105 平行的方向上延伸的水平沟道结构。串选择晶体管TS、存储单元MCO-MCn和接地选择晶体管TG可以 被串联连接，从而 形成NAND串NS。根据示例性实施例，多个NAND串可以布置成矩阵。参照图2，对于编程操作，OV被施加到位线BL，导通电压被施加到串选择线SSL，截 止电压被施加到接地选择线GSL。导通电压可以大于或等于串选择晶体管TS的阈值电压以 开启串选择晶体管TS，截止电压可以小于接地选择晶体管TG的阈值电压以关闭接地选择 晶体管TG。在存储单元MCO-MCn当中，编程电压可以被施加到所选存储单元MCO-MCn，通过 电压(pass voltage)可以被施加到其余的存储单元MCO-MCn。电荷可以通过编程电压由 F-N隧穿注入到存储单元MCO-MCn中。通过电压可以高于存储单元MCO-MCn的阈值电压。对于读取操作，读取电压可以被施加到位线BL，导通电压可以被施加到串选择线 SSL和接地选择线GSL。在存储单元MCO-MCn当中，参考电压可以被施加到所选的存储单元 MCO-MCn，通过电压可以被施加到其余的存储单元MCO-MCn。对于擦除操作，擦除电压可以被施加到存储单元MCO-MCn的主体，OV可以被施加 到字线WL0、WL1、…、WLn-I和WLn。因此，可以立即擦除存储单元MCO-MCn的数据。由于存储单元MCO-MCn以折叠结构布置，所以可以减少NAND串的垂直高度。因此， 非易失性存储器件可以具有调整高度的垂直结构。从而，可以增大非易失性存储器件的可靠性。图3到图12是示出制造根据示例性实施例的非易失性存储器件的方法的截面图。 在图3到图12中示出的方法可以用于形成图1的非易失性存储器件。参照图3，层间绝缘层115和牺牲层120可以交替堆叠在衬底105上。牺牲层120 可以相对于层间绝缘层115具有蚀刻选择性。例如，层间绝缘层115可以是氧化物，牺牲层 120可以是氮化物。参照图4，层间绝缘层115和牺牲层120可以被蚀刻以形成多个第一沟槽125。例 如，第一沟槽125可以利用光刻和蚀刻来形成。参照图5，非晶半导体层130可以形成在第一沟槽125的内表面以及层间绝缘层 115的最上部上。接下来，掩埋绝缘层132可以形成在非晶半导体层130上以填充第一沟槽 125。例如，非晶半导体层130和掩埋绝缘层132可以利用化学气相淀积(CVD)方法形成。
参照图6，至少一个第二沟槽135可以通过蚀刻层间绝缘层115和牺牲层120 (插 设在部分非晶半导体层130之间)、非晶半导体层130和掩埋绝缘层132来形成。例如，第 二沟槽135可以利用光刻和蚀刻来形成。参照图7，在保留层间绝缘层115和掩埋绝缘层132的同时，牺牲层120可以被 选择地去除。例如，利用各向同性蚀刻法，蚀刻剂可以从第二沟槽135渗透在层间绝缘层 115之间。例如，各向同性蚀刻法可以包括湿法蚀刻工艺或化学干法蚀刻工艺。从而，在 层间绝缘层115之间的牺牲层120被去除，因此可以形成连接到第二沟槽135的多个隧道 (tunnel) 140。非晶半导体层130的侧壁可以被隧道140暴露。参照图8，多个存储介质150可以形成在被第二沟槽135 (见图7)和隧道140 (见 图7)暴露的层间绝缘层115和非晶半导体层130的侧壁上。多个存储介质150可以通过 顺序沉积隧穿绝缘层142、电荷存储层144和阻挡绝缘层146来形成。接下来，可以形成导 电层155以填充第二沟槽135(见图7)和隧道140。例如，多个存储介质150和导电层155 可以利用具有高台阶覆盖率的CVD方法或镀覆方法来形成。因此，第二沟槽135的高度比非折叠结构的高度降低一半，从而 减小了高宽比。因 此，可以增大多个存储介质150和导电层155的填充效率。参照图9，多个控制栅极电极165可以通过选择地蚀刻被第二沟槽 135 (见图7)暴 露的导电层155(见图8)来形成。因此，控制栅极电极165可以彼此分离。参照图10，半导体结构130a可以通过利用电子束退火晶化图9的非晶半导体层 130而形成。半导体结构130a可以包括底部31、第一部分32和第二部分33以及第一顶部 34和第二顶部35。图13是示出电子束提取设备的示例性实施例的示意图，该电子束提取设备在非 易失性存储器件的制造方法的在图10所示的操作中使用。电子束退火可以利用图13中示 出的电子束提取设备来进行。等离子体可以在适当的功率条件下形成在衬底上，然后电子 束可以通过栅格(grid)提取。通过利用电子束对非晶半导体层130 (见图9)进行退火，热量可以从非晶半导体 层130的顶部传输。因此，具有均勻晶体结构的半导体结构130a可以通过减小非晶半导体 层130上的成核尺寸来形成。参照图11，器件隔离层168可以形成在分离的控制栅极电极165之间以将它们彼 此分离。接下来，栅极绝缘层170和第二导电层175可以形成在第一顶部34和第二顶部35上。参照图12，串选择栅极电极180和接地选择栅极电极185可以通过图案化第二导 电层175而形成。第二导电层175可以利用光刻和蚀刻来图案化。图14是示出根据示例性实施例的非易失性存储器200的框图。参照图14，NAND单元阵列250可以被耦接到核心电路单元270。例如，NAND单元 阵列250可以包括图1所示的非易失性存储器件。核心电路单元270可以包括控制逻辑 271、行解码器272、列解码器273、检测放大器274和页面缓冲器275。控制逻辑271可以与行解码器272、列解码器273和页面缓冲器275通讯。行解码 器272可以经由串选择线SSL、字线WL和接地选择线GSL而与具有堆叠结构的NAND单元阵 列250通讯。列解码器273可以经由位线BL与NAND单元阵列250通讯。当从NAND单元阵列250输出信号时，检测放大器274可以被连接以接收来自列解码器273的输出。例如，控制逻辑271可以将行地址信号发送到行解码器272，并且行解码器272可 以解码行地址信号并将其发送到串选择线SSL、字线WL和接地选择线GSL。控制逻辑271 可以将列地址信号发送到列解码器273或页面缓冲器275，并且列解码器273可以解码列地 址信号并经由位线BL将其发送到NAND单元阵列250。堆叠型NAND单元阵列250的信号可 以经由列解码器273发送到检测放大器274，被放大并通过页面缓冲器275发送到控制逻辑 271。图15是示出根据示例性实施例的存储卡400的示意图。参照图15，存储卡400可以包括在外壳430中的控制器410和存储器420。控制 器410和存储器420可以彼此交换电信号。例如，存储器420和控制器410可以根据控制 器410的命令而彼此发送和接收数据。因此，存储卡400可以将数据存储在存储器420中 或者将数据从存储器420输出到外部。例如，存储器420可以包括图14的非易失性存储器件200。存储卡400可以用作 各种类型的便携式设备的数据存储介质。例如，存储卡400可以包括多媒体卡(MMC)或安 全数字(SD)卡。图16是示出根据示例性实施例的电子系统500的框图。参照图16，电子系统500可以包括处理器510、输入/输出单元530和存储器520。 处理器510、输入/输出单元530和存储器520可以经由总线540彼此进行数据通信。处理 器510可以执行程序并控制电子系统500。输入/输出单元530可以用来输入或输出电子 系统500的数据。电子系统500可以利用输入/输出单元530连接到外部设备(例如，个 人计算机或网络)并与外部设备交换数据。存储器520可以存储用于操作处理器510的代 码和数据。例如，存储器520可以包括图14的非易失性存储器件200。例如，电子系统500可以构成需要存储器520的各种类型的电子控制器。例如，电 子系统500可以使用在移动电话、MP3播放器、导航设备、固态盘(SSD)或其它家用电器中。应当理解，这里所述的示例性实施例应当仅从描述意义上理解而不是为了限制。 尽管已经示出并描述了示例性实施例，但是应当理解，可以在形式和细节上进行各种改变 而不脱离权利要求书的精神和范围。
权利要求
一种非易失性存储器件，包括衬底；在所述衬底上的半导体结构，所述半导体结构包括第一部分和第二部分以及底部，所述第一部分和所述第二部分基本上垂直且彼此面对，所述底部连接所述第一部分和所述第二部分；以及多个存储单元，串联连接且沿所述半导体结构的所述第一部分和所述第二部分布置。
2.如权利要求1所述的非易失性存储器件，还包括在所述半导体结构的所述第一部分和所述第二部分之间的掩埋绝缘层，并且所述多个 存储单元位于所述半导体结构的所述第一部分和所述第二部分的在所述掩埋绝缘层的相 反侧的侧面上。
3.如权利要求1所述的非易失性存储器件，其中所述多个存储单元中的至少一个包括，沿所述半导体结构的所述第一部分和所述第二部分的多个控制栅极电极之一，和 在所述第一部分和所述第二部分与所述多个控制栅极电极之间的多个存储介质之一。
4.如权利要求3所述的非易失性存储器件，其中所述多个存储介质连接在所述半导体 结构的所述第一部分和所述第二部分上。
5.如权利要求4所述的非易失性存储器件，其中所述多个存储介质围绕所述多个控制 栅极电极并在所述半导体结构的所述第一部分和所述第二部分上弯曲。
6.如权利要求3所述的非易失性存储器件，其中所述多个存储介质中的至少一个包括，在所述半导体结构的所述第一部分和所述第二部分之一上的隧穿绝缘层， 在所述隧穿绝缘层上的电荷存储层，以及 在所述电荷存储层上的阻挡绝缘层。
7.如权利要求1所述的非易失性存储器件，还包括 在所述多个存储单元之间的多个层间绝缘层。
8.如权利要求7所述的非易失性存储器件，其中所述半导体结构包括在所述多个层间 绝缘层上从所述第一部分和所述第二部分的上端延伸的第一顶部和第二顶部。
9.如权利要求8所述的非易失性存储器件，还包括 串选择晶体管，在所述半导体结构的所述第一顶部上；和 接地选择晶体管，在所述半导体结构的所述第二顶部上。
10.如权利要求9所述的非易失性存储器件，其中所述串选择晶体管和所述接地选择 晶体管形成平面沟道结构，该平面沟道结构沿所述半导体结构的所述第一顶部和所述第二 顶部延伸。
11.如权利要求1所述的非易失性存储器件，其中所述多个存储单元形成垂直沟道结 构，该垂直沟道结构沿所述半导体结构的所述第一部分和所述第二部分延伸。
12.一种制造非易失性存储器件的方法，该方法包括在衬底上形成半导体结构，该半导体结构包括第一部分和第二部分以及连接所述第一 部分和所述第二部分的底部，所述第一部分和所述第二部分基本上垂直且彼此面对；以及 形成多个存储单元，所述多个存储单元沿所述半导体结构的所述第一部分和所述第二部分布置且串联连接。
13.如权利要求12所述的方法，还包括在所述衬底上交替地堆叠多个层间绝缘层和多个牺牲层；通过蚀刻所述多个层间绝缘层和所述多个牺牲层来形成至少一个沟槽；以及在所述至少一个沟槽的内表面上形成非晶半导体层，其中形成所述半导体结构包括晶化所述非晶半导体层。
14.如权利要求13所述的方法，其中晶化所述非晶半导体层包括电子束退火。
15.如权利要求13所述的方法，还包括在晶化所述非晶半导体层之前形成掩埋绝缘层以填充所述至少一个沟槽。
16.如权利要求13所述的方法，还包括通过在晶化所述非晶半导体层之前选择地去除所述多个牺牲层来形成连接到所述至 少一个沟槽的多个隧道；在所述多个隧道中形成多个存储介质；以及 在所述多个存储介质上形成多个控制栅极电极。
17.如权利要求13所述的方法，其中所述半导体结构形成为包括在所述多个层间绝缘 层上从所述第一部分和所述第二部分的上端延伸的第一顶部和第二顶部。
18.如权利要求17所述的方法，还包括在所述半导体结构的所述第一顶部上形成串选择晶体管；以及 在所述半导体结构的所述第二顶部上形成接地选择晶体管。
全文摘要
本发明公开了一种非易失性存储器件及其制造方法。提供了具有垂直折叠结构的非易失性存储器件和制造该非易失性存储器件的方法。半导体结构包括基本上垂直的第一部分和第二部分。多个存储单元沿半导体结构的第一部分和第二部分布置并串联连接。
文档编号H01L21/8247GK101834188SQ20101017692
公开日2010年9月15日 申请日期2010年2月11日 优先权日2009年2月11日
发明者李昌洙, 李正贤, 金荣一, 马东俊 申请人:三星电子株式会社