专利名称：集成电路的制造方法
技术领域：
本发明涉及一种集成电路元件的制造方法，特别涉及一种集成电路元件的栅极图 案化的方法。
背景技术：
近年来半导体集成电路工业的发展已经快速地成长，在集成电路发展的演进上， 当几何尺寸(亦即使用一工艺可以生产的最小元件或线)减少的同时，机能密度(亦即单 位芯片面积的内连线元件的数目)通常也在增加，这种尺寸缩减的工艺通常可通过增加生 产效能及降低相关成本而提供好处。此尺寸缩减也会使得高介电常数介电层与导电层(例 如金属)在各种集成电路元件，例如金属氧化物半导体场效应晶体管(metal-oxide-semi conductorfield-effect-transistors，简称MOSFEIiS)中，被挑选作为栅极堆叠材料，这些 导电层通常被调整成具有适当的功函数，以达到η型元件与ρ型元件所需的设计临界电压 (threshold voltage)。通常这些导电层会利用组合的蚀刻工艺，例如干蚀刻与湿蚀刻工艺 将其图案化，但是干蚀刻工艺会使得高介电常数介电层与导电层受到损伤，且湿蚀刻工艺 会造成侧向蚀刻和/或低蚀刻选择比，而使得图案化的轮廓品质降低。因此，业界急需一种 集成电路元件的制造方法，以克服上述问题。
发明内容
为克服现有技术的缺陷，本发明提供各种实施例，在一实施例的方法中包含提供 基底，于基底之上形成硬掩模层，于硬掩模层之上形成图案化光致抗蚀剂层，使得部分的硬 掩模层暴露出来，以干蚀刻工艺移除暴露出来的硬掩模层，使用氮气等离子体灰化与氢气 等离子体灰化其中至少一种方式移除图案化光致抗蚀剂层，以及用湿蚀刻工艺移除剩余的 硬掩模层。在另一实施例的方法中包含提供基底，其具有包含栅极结构的第一区以及包含栅 极结构的第二区，在这些栅极结构的开口中部分地填充高介电常数介电层与第一导电层； 于基底之上形成包含硅氧烷高分子的硬掩模层，硬掩模层填充这些栅极结构的开口的剩余 部分；并且于硬掩模层之上形成图案化光致抗蚀剂层，使得第一区的硬掩模层暴露出来。此 方法还包含以干蚀刻工艺移除在第一区暴露出来的硬掩模层，以灰化工艺移除图案化光致 抗蚀剂层，以湿蚀刻工艺从第一区的栅极结构中移除第一导电层，以及用另一湿蚀刻工艺 移除第二区的硬掩模层。在另一实施例的方法中包含提供基底，其具有第一区与第二区；在第一区形成第 一栅极结构，并在第二区形成第二栅极结构，第一与第二栅极结构包括伪栅极；以及从第一 与第二栅极结构中移除伪栅极，由此在第一与第二栅极结构中形成开口。可形成高介电常 数介电层、覆盖层与第一导电层，部分地填充在第一与第二栅极结构的开口中。此方法还包 含在基底之上形成包含硅氧烷高分子的硬掩模层，填充第一与第二栅极结构的开口的剩余 部分；以及在硬掩模层之上形成图案化光致抗蚀剂层，使得第一区的硬掩模层通过图案化光致抗蚀剂层暴露出来。在各区域的硬掩模层可以被移除，移除方法可包含用干蚀刻工艺 移除第一区的硬掩模层，其包含从第一栅极结构中移除硬掩模层，由此在第一栅极结构中 形成另一开口，使得第一导电层暴露出来；使用氮气等离子体、氢气等离子体或前述的组合 的灰化工艺移除图案化光致抗蚀剂层；用湿蚀刻工艺移除在第一栅极结构的另一开口中暴 露出来的第一导电层；以及用另一湿蚀刻工艺移除第二区的硬掩模层。此外，可形成第二导 电层，其部分地填充在第一区的第一栅极结构的另一开口中。因此，本发明提供一种硬掩模层，其具有硅氧烷高分子。使用含有硅氧烷高分子的 硬掩模层可改善间隙填充能力和/或光致抗蚀剂附着力。再者，含有硅氧烷高分子的硬掩 模层可以不需要实施氧气等离子体处理去提升蚀刻选择比，或不需要使用含氟的湿蚀刻溶 液，即可以被移除。这可以避免高介电常数介电质以及金属栅极受到损坏，避免层间介电层 的介电常数降低，和/或避免层间介电层损失。此外，硅氧烷高分子在波长M8nm、193nm处 以及这些波长以下具有吸收作用，因此，具有硅氧烷高分子的硬掩模层可作为抗反射涂层， 增加聚焦视窗与全部图案化的光刻深度。为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合所附图式，作详 细说明如下。
图1是显示依据本发明的概念，制造集成电路元件的方法的流程图。图2A-图2M是显示依据图1的方法，在各个制造阶段中，集成电路元件的实施例 的各剖面示意图。并且，上述附图中的附图标记说明如下100 方法；102、104、106、108、110、112、114、116 方法 100 的流程区块； 200 半导体元件；210 基底；211A 第一区；211B 第二区；212 隔绝区；214、215 栅极结构；216 伪栅极介电层；218 伪栅极层；220 栅极间隙壁衬层；222 栅极间隙 壁；2M 掺杂区；2 介电层；2 界面层；230 高介电常数介电层；232 覆盖层； 234 第一导电层；236 硬掩模层；238 光致抗蚀剂层；238A 光致抗蚀剂层的第一部 分；238B 光致抗蚀剂层的第二部分；240、244、250 蚀刻工艺；242 灰化工艺；248 第 二导电层。
具体实施例方式本发明涉及一种集成电路元件的制造方法，特别涉及一种集成电路元件的栅极图 案化的方法。可以理解的是，以下所提供的各种实施例是用以说明本发明的各种特征的实施方 式，以下所述的各种特殊实施例的元件及配置是用以简化本发明的说明，其仅作为实施例， 并非用以限定本发明。例如，以下所述的形成第一特征在第二特征上或之上，其中可包含第 一特征与第二特征直接接触的实施例，也可以包含其他特征形成于第一特征与第二特征之 间的实施例，使得第一特征与第二特征可以不直接接触。此外，以下所述的各实施例中出现 的重复标号和/或代号，是用以简化说明或使描述清楚，并不代表各实施例和/或各状态之 间的关联。
请参阅图1与图2A-图2M，其中的方法100与半导体元件200如下所述。半导 体元件200是显示集成电路或部分的集成电路，其可包括存储胞(memory cell)和/或 逻辑电路(logic circuit) 0半导体元件200可包含无源元件，例如电阻器、电容器、电感 器和/或熔线(fuse)；有源元件，例如P-通道场效应晶体管(P-channel field effect transistors,简称PFETs)、N-通道场效应晶体管(NFETs)、金属氧化物半导体场效应晶体 管(metal-oxide semiconductor f ieldeffect transistors,简禾尔 MOSFETs)、互补式金属 氧化物半导体晶体管(CMOk)、高压晶体管(high voltage transistors)和/或高频晶体 管(highfrequency transistors)；其他合适的元件，和/或前述的组合。可理解的是，在方 法100进行之前、进行中以及进行之后，可以提供其他额外的步骤，并且以下所述的一些步 骤可以被置换或消除，以作为此方法的额外的实施例。进一步可以理解的是，在半导体元件 200中可以加入额外的其他特征，并且以下所述的一些特征可以被置换或消除，以作为半导 体元件200的额外的实施例。图1是显示在后栅极(gate last)工艺中，半导体元件200的制造方法100的一实 施例的流程图。图2A-图2M是显示依据一实施例，在方法100的各工艺阶段中，部分或全 部的半导体元件200的各剖面示意图。此外，半导体元件200可由前栅极(gate first)工 艺或包含前栅极工艺与后栅极工艺的复合工艺所制造。在后栅极工艺中，首先形成伪多晶 硅栅极(dummy poly gate)结构，然后移除伪多晶硅栅极结构，并以金属栅极结构置换。在 前栅极工艺中，首先形成金属栅极结构，接着进行CMOS的制造流程，以制造最终元件。在复 合栅极工艺中，首先可形成元件的一种金属栅极结构，最后再形成元件的另一种金属栅极 结构。另外，在一些实施例中，后栅极工艺、前栅极工艺或复合栅极工艺可形成包含多晶硅 的栅极结构。半导体元件200是由CMOS技术工艺形成，因此有些工艺在此不再详细描述。请参阅图1及图2A，在方法100的流程区块102中提供基底210，在此实施 例中，基底210为包括硅的半导体基底。此外，基底210还可包括元素半导体，其包含 锗(germanium)；化合物半导体，其包含碳化硅(silicon carbide)、砷化镓(gallium arsenic)、憐化嫁(gallium phosphide)、憐化钢(indiumphosphide)、石串化钢(indium arsenide)和 / 或锑化铟(indium antimonide)；合金半导体，其包含 SiGe、GaAsP、AlInAs、 AlGaAs, GaInAs, GaInP和/或feilnAsP ；或前述的组合。合金半导体基底可具有梯度变化 (gradient)的SiGe特征，在梯度变化的SiGe特征的一个位置到另一位置，其Si与Ge的 组成由一个比例变成另一比例。合金SiGe可以在硅基底之上形成，所形成的SiGe基底可 以是形变(strained)的。另外，半导体基底可以是在绝缘层上的半导体(semiconductor on insulator，简称S0I)。在某些实施例中，半导体基底可包含掺杂的外延层(doped epi layer)，在其他实施例中，硅基底可包含多层的化合物半导体结构。基底210可包含各种掺杂型态，其取决于设计需求(如P型基底区域或η型基底区 域)。例如，基底210可包含以ρ型掺杂物、η型掺杂物和/或前述的组合掺杂的各种区域， 其中P型掺杂物可为硼(boron)或BF2, η型掺杂物可为磷(phosphorus)或砷(arsenic)。 掺杂的区域可直接在基底210上形成，以构成P型阱结构、N型阱结构、双阱结构和/或突 起(raised)的结构。在此实施例中，半导体基底210包含第一区211A与第二区211B，第一 区211A可用于N型金属氧化物半导体晶体管(NMOS)元件，且第二区211B可用于P型金属 氧化物半导体晶体管(PMOS)元件。另外，第一区211A与第二区211B可以安排成不同的型态，例如第一区211A可用于PMOS元件，而第二区211B则用于MMOS元件。在基底210上形成至少一隔绝区212，以隔绝基底210的各种区域(例如第一区 21IA和第二区211B)，在此实施例中，隔绝区212用来隔绝匪OS与PMOS元件区域。隔绝区 212使用的隔绝技术，例如为区域硅氧化(localoxidation of silicon，简称LOCOS)或浅 沟槽隔绝区(shallow trench isolation，简称STI)，以定义并电性隔绝各个第一区211A 和第二区211B。隔绝区212的材料包含氧化硅、氮化硅、氮氧化硅或其他合适的材料，和/ 或前述的组合。隔绝区212可由任何合适的工艺形成，在一实施例中，形成浅沟槽隔绝区 (STI)的工艺包含光刻工艺、在基底内蚀刻形成沟槽(例如使用干蚀刻和/或湿蚀刻)，以 及用一种或一种以上的介电材料填充沟槽(例如使用化学气相沉积工艺)。在一些实施例 中，已填充的沟槽可具有多层结构，例如使用氮化硅或氧化硅填充热氧化物衬层。在基底210之上形成一个或一个以上的栅极结构，在此实施例中，于基底210的第 一 /NMOS区21IA之上形成第一栅极结构214，并且在基底210的第二 /PMOS区21IB之上形 成第二栅极结构215。栅极结构214和215包含伪栅极介电层216与伪栅极层218所形成 的栅极堆叠、栅极间隙壁衬层(spacer liner) 220以及栅极间隙壁(spacer) 222。栅极结构 可由沉积、光刻图案化以及蚀刻工艺形成，此沉积工艺包含化学气相沉积法(CVD)、物理气 相沉积法(PVD)、原子层沉积法(ALD)、高密度等离子体化学气相沉积法(HDPCVD)、金属有 机化学气相沉积法(MOCVD)、遥控等离子体化学气相沉积法(RPCVD)、等离子体增强型化学 气相沉积法(PECVD)、电镀法、其他合适的方法，和/或前述的组合。光刻图案化工艺包含光 致抗蚀剂涂布(例如旋转涂布)、软烤、光罩对准、曝光、曝后烤、光致抗蚀剂显影、冲洗、干 燥(例如硬烤)、其他合适的工艺，和/或前述的组合。另外，上述光刻曝光工艺来可用其他 合适的方法实施或置换，例如无光罩光刻技术、电子束写入(electron-beam writing)或离 子束写入法。蚀刻工艺包含干蚀刻、湿蚀刻、和/或其他蚀刻方式。可以理解的是，这些栅 极结构可使用相同的工艺步骤与工艺材料同时形成，或使用不同的工艺步骤与工艺材料各 自独立地形成，或使用同步与独立的工艺步骤和工艺材料的组合形成。含有伪栅极介电层216与伪栅极层218的栅极堆叠可由合适的工艺形成，例如，在 基底210之上沉积伪栅极介电层216与伪栅极层218，然后，以合适的工艺，例如旋转涂布工 艺，在伪栅极层218之上形成光致抗蚀剂层，并将光致抗蚀剂层图案化，形成图案化的光致 抗蚀剂特征。利用干蚀刻工艺可以将光致抗蚀剂的图案转移至其下方层(亦即伪栅极介电 层216与伪栅极层218)，形成如图2A所示的含有伪栅极介电层216与伪栅极层218的栅极 堆叠，之后可以将光致抗蚀剂层剥除。栅极结构214和215的栅极堆叠可包含额外的其他 层，包括界面层(interfacial layer)、高介电常数介电层、覆盖层、扩散/阻挡层、导电层、 其他合适的层，和/或前述的组合。在此实施例中，伪栅极介电层216(也称为伪栅极氧化层或界面层)包含氧化物 材料，例如氧化硅，且伪栅极层218包含多晶硅。另外，伪栅极介电层216可包含氮氧化硅 (SiON)。其他的材料也可以用在伪栅极介电层216与伪栅极层218，并且每一层可包含多种 材料。栅极间隙壁衬层220包含氧化物材料(例如氧化硅)，栅极间隙壁222位于栅极堆 叠的每一侧，包含介电材料，如氮化硅、氧化硅、氮氧化硅、其他合适的材料，和/或前述的 组合。栅极间隙壁222可用来调整补偿(offset)后续形成的掺杂区，如重掺杂的源/漏极区。在基底210内形成各种掺杂区224，各种掺杂区2M可包含轻掺杂的源/漏极区 (LDD)，和/或源/漏极区(S/D)(也称为重掺杂的S/D区)。LDD区与S/D区可由离子注入 工艺、光刻工艺、扩散工艺，和/或其他合适的工艺形成。掺杂的物种取决于所制造的元件 种类，例如NMOS或PMOS元件，且包含ρ型掺杂物、η型掺杂物和/或前述的组合，ρ型掺杂 物例如为硼或BF2, η型掺杂物例如为磷或砷。LDD区与S/D区可包括各种掺杂轮廓，且可实 施退火工艺以活化LDD区和/或S/D区，退火工艺可包含快速加热退火(RTA)和/或激光 退火工艺。在一些实施例中，S/D区包含突起的S/D区，其可由外延工艺形成，外延工艺包含 化学气相沉积技术(例如气相外延法(VPE)和/或超高真空化学气相沉积法(UHV-CVD))、 分子束外延法，和/或其他合适的工艺。外延工艺可使用气态和/或液态前驱物，其与基底 210的组成(例如硅)互相反应。再者，于某些实施例中，可形成接点(contact)特征，如硅 化物区，其与掺杂区2M耦接。在基底210之上沉积介电层226，例如层间介电层(ILD)，层间介电层2 包含 介电材料，例如氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、低介电常数介电材料、其他合适的介电材料，和/或前述的组合。示范性的 低介电常数介电材料包含掺氟硅玻璃(fluorinated silicaglass，简称FSG)、掺碳氧化 娃(carbon doped silicon oxide)、黑钻石(blackdiamond) ι (制造商为圣克拉拉(美 国加州)的应用材料公司)(AppliedMaterials of Santa Clara, California)、溶胶凝 月交(xerogel)、气月交体(aerogel)系氣化碳(amorphous fluorinated carbon)、聚对 二甲苯(parylene)、二苯并环丁烯(bis-benzocyclobutenes，简称BCB)、低介电常数材料 SiLK(制造商为美国密西根州中部的陶氏化学公司)(Dow Chemical, Midland, Michigan)、 聚亚酰胺(polyimide)、其他适合的材料，和/或前述的组合。层间介电层2 可包含具有 多种介电材料的多层结构，并且可在层间介电层2 上方和/或下方形成额外的其他层。在 层间介电层2 上实施化学机械研磨工艺(chemicalmechanical polishing，简称CMP)，直 到栅极结构214与215的伪栅极层218暴露出来，如图2A所示。参阅图1及图2B，于区块104，部分的栅极结构214与215被移除，由此在栅极结 构214与215中形成开口。特别是，栅极结构214和215的伪栅极层218与伪栅极介电层 216被移除(同时或独立地)，在栅极结构214与215内形成开口(沟槽)。在此实施例中， 通过湿蚀刻工艺、干蚀刻工艺或前述的组合，移除部分的栅极结构214与215。参阅图1及图2C，于区块106，在基底210之上和/或栅极结构214与215的开口 内形成界面层228、高介电常数介电层230、覆盖层232及第一导电层234。特别是，界面层 228、高介电常数介电层230、覆盖层232及第一导电层234只填充栅极结构214与215的开 口的一部分。界面层2 包含氧化物材料，例如界面层2 可包含氧化硅层(如热氧化层或化 学氧化层)，其厚度范围约在5埃(人)至20埃(人)之间。此外，界面层2 可包括氮氧化硅 (SiON)。在一些实施例中，可从上述的栅极结构214与215中移除伪栅极介电层216，因此 伪栅极介电层216可作为界面层，而免除形成界面层228的必要。高介电常数介电层230包含高介电常数介电材料，例如Hf02、HfSiO、HfSiON、 HfTaO, HfTiO, HfZrO, A10、ZrO, TiO、Ta2O5, Y2O3, SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO, HfLaO,HfSiO, LaSiO, AlSiO, (Ba, Sr) TiO3 (BST)、A1203、Si3N4、氮氧化物(oxynitrides)、其他适合 的高介电常数介电材料，和/或前述的组合。在此实施例中，高介电常数介电层230的厚度 范围约在10埃(人)至30埃(A)之间。覆盖层232(也称为扩散层、阻挡层或蚀刻停止层(ESL))包含氮化钽(tantalum nitride)，此外，覆盖层232可包含钛、氮化钛(titanium nitride)、钽、钨、铝、TaCN、 TiAlN、TaSiN、WN、其他适合的材料，和/或前述的组合。在此实施例中，覆盖层232的厚度 范围约在10埃(A)至200埃(A)之间。第一导电层2；34包含铝、铜、钨、钛、钽、氮化钛、氮化钽、TaC, TaSiN, TaCN、TiAl、 TiAIN、WN、金属合金、掺杂的导电金属氧化物、其他适合的材料，和/或前述的组合。第一 导电层可作为功函数层，用在NMOS元件的示范性功函数层包含氮化钽、铝化钛(titanium aluminum)、氮化铝钛(titanium aluminum nitride)或前述的组合；且用在PMOS元件的示 范性功函数层包含钨、氮化钛、氮化钨或前述的组合。在此实施例中，第一导电层234包含 P型功函数材料，例如氮化钛(TiN)，其厚度范围约在10埃(人)至200埃(人)之间。传统的工艺包含利用沉积形成传统的硬掩模层，例如旋转涂布玻璃(spin-on glass，简称S0G)或SiOC;将硬掩模层图案化，暴露出在第一区或第二区的硬掩模层；结合 干式与湿式蚀刻工艺，完全地移除暴露出来的硬掩模层；以及用第二导电层置换第一导电 层。移除硬掩模层可包含以下顺序首先，以干蚀刻工艺移除暴露出来的硬掩模层的一部 分，然后，利用等离子体处理步骤，例如氧气等离子体处理，处理暴露出来的硬掩模层，以提 升暴露出来的硬掩模层的蚀刻选择比。然后以湿蚀刻工艺，例如氢氟酸(HF)浸泡工艺，移 除剩余的暴露出来的硬掩模层。在此可以看到，蚀刻工艺的结合使用会对半导体元件200 造成损坏。例如，干蚀刻工艺可能会移除部分的覆盖层(如覆盖层232)，其用以覆盖并保护 层间介电层(如ILD层226)，因此，氧气等离子体处理会降低ILD层的介电常数。而湿蚀刻 工艺，特别是使用氢氟酸(HF)溶液(或氟基的蚀刻溶液)，会使得ILD层不想要被移除的部 位被移除。此外，湿蚀刻工艺会导致金属残留，其在半导体元件200中会引起漏电流问题。因此，本发明提供一种硬掩模层，其具有如下所述的硅氧烷高分子(siloxane polymer) 0使用含有硅氧烷高分子的硬掩模层可改善间隙填充能力(例如完全地填充栅极 结构214与215的开口的剩余部分，而不具有空隙问题)，和/或光致抗蚀剂附着力。再者， 含有硅氧烷高分子的硬掩模层可以不需要实施氧气等离子体处理去提升蚀刻选择比，或不 需要使用含氟的湿蚀刻溶液(例如氢氟酸(HF)溶液)，即可以被移除。这可以避免高介电 常数介电质以及金属栅极受到损坏，避免层间介电层的介电常数降低，和/或避免层间介 电层损失。此外，硅氧烷高分子在波长M8nm、193nm处以及这些波长以下具有吸收作用，因 此，具有硅氧烷高分子的硬掩模层可作为抗反射涂层，增加聚焦视窗(focus window)与全 部图案化的光刻深度(lithography depth) 0可以理解的是，不同的实施例可具有不同优 点，并且任何实施例并不需要特定的优点。参阅图1及图2D，于区块108，在基底210之上形成具有硅氧烷高分子的硬掩模 层236，其中硬掩模层236填充在栅极结构214与215的开口剩余的部分内。在此实施 例中，硬掩模层236包含具有硅氧烷高分子的旋转涂布玻璃(SOG)材料，因此，硬掩模层 236称为硅氧烷高分子SOG或SPS材料。另外，硬掩模层236可包含掺氟硅玻璃(FSG)、掺碳氧化硅(如SiCOH)、黑钻石(制造商为圣克拉拉(美国加州)的应用材料公司)、溶 月交 疑月交(xerogel)、气月交体(aerogel)系氣化碳(amorphous fluorinated carbon) > 聚对二甲苯(parylene)、二苯并环丁烯(BCB)、聚芳香烃醚(Flare)、低介电常数介电材料 SiLK(制造商为美国密西根州中部的陶氏化学公司)、聚亚酰胺(polyimide)、四乙氧基硅 烧(tetraethylorthosilicate，简称 TE0S)形成的氧化物(TEOS formedoxide)、等离子体 增强型氧化物(plasma enhanced oxide，简称PE oxide)、高深宽比沉积技术形成的氧化物 (high aspect ratio deposition process (HARP) formed oxide)、其他适合的低介电常数 介电材料，和/或前述的组合。其他用于硬掩模层236的替代材料也都具有硅氧烷高分子 基/官能基团。硬掩模层236的厚度范围约在100埃(人)至3000埃(人)之间，并且在此实施 例中，硬掩模层236的厚度约在1000埃(人)至2000埃(人)之间。如上所提及，具有硅氧烷高 分子的硬掩模层236可改善间隙填充能力。硅氧烷高分子包含环状结构的官能基团，其中含有双键。含有双键的环状结构的 官能基团可增加消光系数(extinction coefficient)，特别是对于波长为193nm、248nm，和 /或365nm的辐射而言。例如，硬掩模层236的消光系数约为0. 1至0. 7。相较之下，传统的 SOG材料对于从约IOOnm至约700nm的波长而言，其消光系数近似于0。因此，硬掩模层236 可吸收特定的波长，而作为抗反射涂层，其可以改善光刻图案化视窗(photolithography patterningwindows)。硬掩模层236的一示范性组成如下
权利要求
1.一种方法，包括 提供一基底；形成一硬掩模层于该基底之上；形成一图案化光致抗蚀剂层于该硬掩模层之上，使得该硬掩模层的一部分暴露出来； 以一干蚀刻工艺移除该硬掩模层暴露出来的该部分；利用氮气等离子体灰化与氢气等离子体灰化的其中至少一种移除该图案化光致抗蚀 剂层；以及以一湿蚀刻工艺移除该硬掩模层剩余的部分。
2.如权利要求1所述的方法，其中在该基底之上形成该硬掩模层的步骤包括形成一含 有硅氧烷高分子的硬掩模层。
3.如权利要求2所述的方法，其中形成该含有硅氧烷高分子的硬掩模层的步骤包括利 用一具有环状结构的硅氧烷高分子，该环状结构包含双键。
4.如权利要求2所述的方法，其中该硬掩模层为一旋转涂布玻璃层。
5.如权利要求1所述的方法，其中该湿式蚀刻工艺包括使用氢氧化四甲基铵(TMAH)溶液。
6.如权利要求1所述的方法，还包括 在该硬掩模层与该基底之间形成一材料层；以及于移除该硬掩模层暴露出来的该部分之后，进行湿蚀刻工艺移除该材料层暴露出来的 部分。
7.一种方法，包括提供一基底，具有一包含一栅极结构的第一区以及一包含一栅极结构的第二区，其中 在该些栅极结构的开口中部分地填充一高介电常数介电层与一第一导电层；形成一含有硅氧烷高分子的硬掩模层于该基底之上，其中该硬掩模层填充该些栅极结 构的该些开口的剩余的部分；形成一图案化光致抗蚀剂层于该硬掩模层之上，使得在该第一区的该硬掩模层暴露出来；以一干蚀刻工艺移除在该第一区暴露出来的该硬掩模层； 以一灰化工艺移除该图案化光致抗蚀剂层；以一湿蚀刻工艺从该第一区的该栅极结构中移除该第一导电层；以及 以另一湿式蚀刻工艺移除在该第二区的该硬掩模层。
8.如权利要求7所述的方法，其中该灰化工艺包括使用氮气等离子体、氢气等离子体 或前述的组合。
9.如权利要求7所述的方法，其中以该湿式蚀刻工艺从该第一区的该栅极结构中移除 该第一导电层的步骤包括使用氨水/双氧水混合(APM)溶液。
10.如权利要求7所述的方法，其中以该另一湿式蚀刻工艺移除在该第二区的该硬掩 模层的步骤包括使用氢氧化四甲基铵溶液。
11.如权利要求7所述的方法，还包括在该第一区的该栅极结构中形成一第二导电层。
12.—种集成电路的制造方法，包括 提供一基底，具有一第一区与一第二区；在该第一区形成一第一栅极结构，且在该第二区形成一第二栅极结构，其中该第一与 该第二栅极结构包含一伪栅极；从该第一与该第二栅极结构中移除该伪栅极，由此在该第一与该第二栅极结构内形成 一开口 ；形成一高介电常数介电层、一覆盖层与一第一导电层，部分地填充在该第一与该第二 栅极结构的该开口内；在该基底之上形成一包含硅氧烷高分子的硬掩模层，其中该硬掩模层填充该第一与该 第二栅极结构的该开口的剩余的部分；在该硬掩模层之上形成一图案化光致抗蚀剂层，使得该第一区的该硬掩模层通过该图 案化光致抗蚀剂层暴露出来；以一干蚀刻工艺移除该第一区的该硬掩模层，包含从该第一栅极结构中移除该硬掩模 层，由此在该第一栅极结构中形成另一开口，使得该第一导电层暴露出来；以一灰化工艺移除该图案化光致抗蚀剂层，其中该灰化工艺包含使用氮气等离子体、 氢气等离子体或前述的组合；以一湿蚀刻工艺移除在该第一栅极结构的该另一开口中暴露出来的该第一导电层； 形成一第二导电层，部分地填充在该第一区的第一栅极结构的该另一开口中；以及 以另一湿蚀刻工艺移除该第二区的该硬掩模层。
13.如权利要求12所述的集成电路的制造方法，其中形成该包含硅氧烷高分子的硬掩 模层的步骤包括形成一具有环状官能基的旋转涂布玻璃层，该环状官能基包含双键，且形 成该具有环状官能基的该旋转涂布玻璃层的步骤包括使用一芳香族化合物以形成该环状官能基。
14.如权利要求12所述的集成电路的制造方法，其中该湿蚀刻工艺包括使用氨水/双 氧水混合溶液。
15.如权利要求12所述的集成电路的制造方法，其中该另一湿蚀刻工艺包括使用一无 氟的湿蚀刻溶液。
全文摘要
本发明提供集成电路的制造方法，在一实施例中，此方法包括提供基底，于基底之上形成硬掩模层，于硬掩模层之上形成图案化光致抗蚀剂层，使得部分的硬掩模层暴露出来，以干蚀刻工艺移除暴露出来的硬掩模层，使用氮气等离子体灰化与氢气等离子体灰化其中至少一种方式移除图案化光致抗蚀剂层，以及用湿蚀刻工艺移除剩余的硬掩模层。本发明使用含有硅氧烷高分子的硬掩模层可改善间隙填充能力和/或光致抗蚀剂附着力。含有硅氧烷高分子的硬掩模层不需要实施氧气等离子体处理去提升蚀刻选择比，或不需要使用含氟的湿蚀刻溶液，即可以被移除。可以避免高介电常数介电质以及金属栅极受到损坏，避免层间介电层的介电常数降低，和避免层间介电层损失。
文档编号H01L21/28GK102142367SQ20101019282
公开日2011年8月3日 申请日期2010年5月27日 优先权日2010年1月29日
发明者林舜武, 蔡方文, 许光源, 陈立勋, 黄靖宇 申请人:台湾积体电路制造股份有限公司