专利名称：集成电路结构的制作方法
技术领域：
本发明涉及集成电路元件，且特别涉及鳍状场效应晶体管(FinFET)与其形成方法。
背景技术：
金属氧化物半导体(MOS)晶体管的速度与其驱动电流相关，而驱动电流更与电荷 迁移率相关。举例来说，当NMOS晶体管的沟道区中的电子迁移率较高时，NMOS晶体管将具 有较高驱动电流。当PMOS晶体管的沟道区中的空穴迁移率较高时，PMOS晶体管将具有较 高驱动电流。III族与V族的化合物半导体材料(以下简称III-V族化合物半导体材料)具有 高电子迁移率，因此适用于NMOS元件。此外，锗为一般常见的半导体材料，其电子迁移率与 空穴迁移率均高于硅这种最常用于制造集成电路的半导体材料。综上所述，锗也为制造集 成电路的极佳材料。因此，最近开始发展III-V族为主与锗为主的晶体管。虽然以III-V族化合物半导体或锗作为MOS晶体管具有高驱动电流，这种半导体 工艺仍具有其他挑战。上述MOS晶体管具有高漏电流，特别是锗和其他具有低能隙与高介 电常数的III-V族化合物半导体材料。举例来说，图1显示了锗、一般常用的III-V族化合 物半导体材料、及其他半导体材料如IV族材料的能隙与介电常数。如图1所示，锗和某些 常用的III-V族化合物半导体材料具有低能隙。如此一来，采用该些低能隙材料的MOS晶 体管中，其栅极与源极/漏极区之间将具有能带与能带间(band-to-band)的高漏电流。若 上述材料同时具有高介电常数时，将使漏电流的问题恶化。上述问题将使III-V族为主的 MOS晶体管与锗为主的MOS晶体管具有低开关电流比(I。n/I。ff)。
发明内容
为克服现有技术的上述缺陷，本发明一实施例提供一种集成电路结构，包括一半 导体基板；多个绝缘区，位于该半导体基板上；以及一外延区，位于该半导体基板上，且至 少部分该外延区位于所述多个绝缘区之间的空间中，其中该外延区包括一第一 III-V族化 合物半导体材料，且其中该外延区还包括一下层部分，其中该下层部分与该半导体基板之 间具有一第一晶格不匹配数值；以及一上层部分，位于该下层部分上，其中该上层部分与该 半导体基板具有一第二晶格不匹配数值，且该第一晶格不匹配数值不同于该第二晶格不匹 配数值。本发明另一实施例提供一种集成电路结构，包括一半导体基板，具有第一晶格常 数；多个绝缘区，位于该半导体基板上，且所述多个绝缘区的侧壁彼此相对；一外延区，位 于该半导体基板上，该外延区包括III-V族化合物半导体材料，且该外延区的侧壁邻接所 述多个绝缘区的侧壁，其中该外延区包括一鳍状物，高于该绝缘区的上表面，该鳍状物具 有第二晶格常数，且该第二晶格常数不同于该第一晶格常数；以及一组成渐变式外延区，位 于该鳍状物与该半导体基板之间，该组成渐变式外延区接触该鳍状物与该半导体基板，其中该组成渐变式外延区具有一第三晶格常数，且该第三晶格常数介于该第一晶格常数与该 第二晶格常数之间，且其中该鳍状物的侧壁实质上对准该组成渐变式外延区的侧壁；以及 一高能隙半导体层，位于该鳍状物的上表面及侧壁上，其中该高能隙半导体层的能隙大于 该鳍状物的能隙。本发明的实施例提供低成本的工艺，以低成本的渐变式工艺调整III-V族化合物 半导体材料的组成，可生长高迁移率与低缺陷的III-V族化合物半导体材料。由于III-V 族化合物半导体材料具有低能隙的沟道及高能隙的漏电流路径，形成其上的晶体管可具有 较高的开关电流比。
图1是多种半导体材料的能隙与介电常数的坐标图；图2-图6是本发明一实施例中，形成FinFET的工艺中的结构剖示图；图7是图2-图6的工艺所形成的FinFET的透视图；以及图8-图9是本发明另一实施例中，制造FinFET的工艺中的结构剖视图。其中，附图标记说明如下Dl 基板被移除的深度；D2 绝缘区的厚度；S 两邻近的绝缘区之间相隔的空 间；T 鳍状物厚度；10 基板；14 绝缘区；18 开口 ；22 半导体材料；22i 半导体材 料底部；222 半导体材料中间部；223 半导体材料顶部；24 鳍状物；26 高能隙半导体 层；30 栅极介电层；34 栅极；44 源极区；46 漏极区；50 掩模层；100 FinFET。
具体实施例方式下列说明为本发明实施例的制备及应用。必需理解的是，该些实施例提供许多可 应用的发明性概念，这些概念可由多种特定的方式实施。这些特定的实施例仅用以说明本 发明的制备与应用方式，并非用以限定本发明的范围。本发明提供一种新颖的鳍状场效应晶体管(FinFET)与其制备方法，并图示工艺 中的结构。在本发明的实施例中，相同标号将用以标示不同图示的类似单元。图2-图6是本发明一实施例中，形成FinFET的工艺中的结构剖示图。如图2所 示，提供基板10。基板10可由常见半导体材料如硅、锗、碳化硅、硅锗合金、砷化镓、或类似 物所组成。绝缘区14如浅沟槽绝缘(STI)区可形成于基板10中。绝缘区14的形成方法 可为公知方法，在此不赘述。两邻近的绝缘区14之间相隔的空间S不大。举例来说，S的 宽度小于约50nm，甚至小于约30nm，但也可略大于上述尺寸。本领域普通技术人员应了解 上述尺寸仅用以举例，当采用不同的工艺技术时可能改变空间S的尺寸范围。接着如图3所示，移除位于两绝缘区14之间的部分基板10，以形成开口 18。基板 10被移除的深度Dl可小于或实质上等于绝缘区14的厚度D2。在图4中，外延生长半导体材料22于开口 18中。半导体材料22可包括高电子 迁移率的材料如III-V族化合物半导体材料，包括但不限定于下述材料GaAs、InP, GaN, InGaAs, InAlAs, GaSb, AlAs, GaP、上述的组合、或上述的多层结构。在一实施例中，半导体 材料22包括组成渐变式(gradient)的组成，由下层部分的组成逐渐改变为下层部分的组 成。此外，半导体材料22的底部的晶格常数应接近基板10的晶格常数，而半导体材料22与基板10之间的晶格不匹配数值，是由半导体材料22的底部逐渐增加直到半导体材料22 的顶部。在一实施例中，如图4所示，半导体材料底部22i为GaAs，而基板10为硅。GaAs的 晶格常数大于硅，且两者之间的晶格不匹配数值为约4%。半导体材料顶部223的组成可为 InGaAs，其组成比例介于Ina5Gaa47As至Ina7Gaa3As之间。当半导体材料顶部223的组成为 Ina5Gaa47As时，其晶格常数比硅的晶格常数高约8%。半导体材料中间部222的组成，介于 半导体材料顶部223的组成与半导体材料底部22i的组成之间。如此一来，半导体材料中间 部222的晶格常数，将介于半导体材料顶部223的晶格常数与半导体材料底部22i的晶格常 数之间。举例来说，半导体材料中间部222的In比例由下往上慢慢增加，且有部分半导体 材料中间部222的组成为Ina2Gaa8As15在另一实施例中，半导体材料底部22i由锗组成。在锗层上形成有InGaAs层，其 In的比例由下往上渐渐增加，直到与半导体材料顶部223的组成相同为止。上述的半导体 材料顶部223的组成可为Ina5Gaa47A^ Ina7Gaa3A^或上述两种比例之间的组成。半导体材料22可含有连续性变化的组成，其形成方法可为持续调整含铟气体如 三甲基铟(TMIn)、及/或含锗气体如三甲基镓(TMGa)的流速。半导体材料22的组成也可 为层状结构，每一层与每一层之间具有不连续的组成改变。不论采用何种模式，连续性变化 或层状结构的半导体材料22均可视为组成渐变式。在最后形成的结构中，半导体材料顶部223为具有高迁移率的III-V族化合物半 导体材料，包含三种III族元素或V族元素的三元材料。另一方面，高迁移率的III-V族 化合物半导体材料还包括额外的III族或V族元素，即四元材料如InGaAlAs、InGaAlN, InPAsGa、或类似物。如图5所示，选择性蚀刻绝缘区14的上半部，且不蚀刻且保留绝缘区14的下半 部。如此一来，半导体材料22高于绝缘区14保留的底部的部分将形成鳍状物24。接着如图6所示，外延生长高能隙半导体层26。在一实施例中，高能隙半导体层26 的能隙EgB大于鳍状物24的能隙EgA。在一实施例中，能隙EgB比能隙EgA高出约0. IeV, 但上述能隙差异可略大于或小于0. IeV0鳍状物的导带EcA也小于高能隙半导体层26的导 带EcB。在一实施例中，导带EcA比导带EcB低了约0. leV，但上述导带差异可略大于或小 于0. IeV0适用于高能隙半导体层26的材料的标准为比较并选用电子迁移率较高的半导体 材料，包括但不限定于硅、锗、GaAs, InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、A1P、GaP, 及类似物。在一实施例中，高能隙半导体层26包括GaAs。图5的结构可作为鳍状场效应晶体管(FinFET)。如图6所示，还形成栅极介电层 30与栅极34。栅极介电层30可由一般常见的介电材料形成，如氧化硅、氮化硅、氮氧化硅、 上述的多层结构、或上述的组合。栅极介电层也可由高介电常数的介电材料形成，其介电常 数大于约4. 0，甚至大于约7. 0。高介电常数的介电材料可包含含铝介电材料如Al203、Hf02、 HfSiOx, HfAlOx, HfZrSiOx, HfSiON、及/或其他材料如LaAlO3或&02。栅极34可由掺杂的 多晶硅、金属、金属氮化物、金属硅化物、或类似物形成。栅极介电层30与栅极34的底部可 接触绝缘区14的上表面。在形成栅极介电层30与栅极34后，可形成源极/漏极区。图7是本发明一实施 例中，FinFET(可为η型FinFET) 100的透视图。FinFET 100包含源极区44、漏极区46、与 两者之间的鳍状物24。FinFET可为η型FET，其源极区44与漏极区46可为采用η型掺质的注入工艺所形成η型掺杂区。另一方面，FinFET可为ρ型FET，其源极区44与漏极区46 可为采用P型掺质的注入工艺所形成P型掺杂区。在FinFET 100中，鳍状物24的能隙EgA小于高能隙半导体层26的能隙EgB。如 图6所示，鳍状物24与位于鳍状物24相反两侧的部分高能隙半导体层26将形成量子阱。 在图6中，鳍状物24的厚度T将影响部分的量子效应，且厚度T与图2所示的空间S的尺 寸相同。当非零电压施加于栅极34时，量子局限效应将使电子倾向流过鳍状物24。如此一 来，鳍状物的低能隙EgA会造成高载子迁移率，这会提高FinFET 100的开启电流I。n。另一 方面，当栅极电压为0以关闭FinFET 100时，电子将倾向流过高能隙半导体层26。如此一 来，高能隙半导体层26的高能隙EgB会造成低载子效率，这会降低FinFET 100的关闭电流 (漏电流)。综上所述，FinFET 100具有高开关电流比。图8-图9是本发明另一实施例中，制造FinFET的工艺中的结构剖视图。如图8 所示，提供半导体材质的基板10。接着形成掩模层50于半导体材质的基板10上。掩模层 50可包含氧化硅，其形成方法可为热氧化硅材质的基板10的顶层。此外，掩模层50可由沉 积法如化学气相沉积法所形成。掩模层50的材料包括但不限于氮化硅、氮氧化硅、或类似 物。掩模层50的厚度可介于约200nm至约450nm之间。在图9中，以蚀刻等方法图案化掩模层50以形成开口 18。开口 18将露出半导体 材质的基板10。在此实施例中，保留的掩模层50可作为绝缘区14，其作用相当于图2-图 6所示的绝缘区14。此实施例的后续步骤与图3-图6所示的步骤相同，在此不赘述。本发明的实施例提供低成本的工艺，以低成本的渐变式工艺调整III-V族化合物 半导体材料的组成，可生长高迁移率与低缺陷的III-V族化合物半导体材料。由于III-V 族化合物半导体材料具有低能隙的沟道及高能隙的漏电流路径，形成其上的晶体管可具有 较高的开关电流比。虽然本发明已以数个优选实施例公开如上，然其并非用以限定本发明，任何本领 域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明 的保护范围当视随附的权利要求所界定的保护范围为准。
权利要求
一种集成电路结构，包括一半导体基板；多个绝缘区，位于该半导体基板上；以及一外延区，位于该半导体基板上，且至少部分该外延区位于所述多个绝缘区之间的空间中，其中该外延区包括一第一III V族化合物半导体材料，且其中该外延区还包括一下层部分，其中该下层部分与该半导体基板之间具有一第一晶格不匹配数值；以及一上层部分，位于该下层部分上，其中该上层部分与该半导体基板具有一第二晶格不匹配数值，且该第一晶格不匹配数值不同于该第二晶格不匹配数值。
2.如权利要求1所述的集成电路结构，其中该外延区还包括一具有连续性变化的晶格 常数的部分。
3.如权利要求1所述的集成电路结构，其中该外延区还包括至少三层结构，其中该半 导体基板与该三层结构之间的晶格不匹配数值，是由三层结构中的较下层结构开始增加直 到较上层结构。
4.如权利要求1所述的集成电路结构，其中该外延区的上层部分形成一鳍状物，该鳍 状物高于该绝缘区的上表面，且低于该绝缘区上表面的部分该外延区的侧壁垂直对准该鳍 状物的侧壁。
5.如权利要求4所述的集成电路结构，还包括一高能隙外延层位于该鳍状物侧壁，其 中该高能隙外延层的能隙大于该鳍状物的能隙。
6.如权利要求5所述的集成电路结构，其中该鳍状物包括InGaAs，而该高能隙外延层 包括GaAs。
7.如权利要求5所述的集成电路结构，其中该高能隙外延层的能隙比该鳍状物的能隙 高 0. leV。
8.如权利要求1所述的集成电路结构，其中该半导体基板包括硅，该外延区包括 InGaAs层，且该InGaAs层的In比例由下层部分开始增加直到上层部分。
9.如权利要求8所述的集成电路结构，还包括一GaAs层或一锗层位于该InGaAs层的 下层部分下，且该GaAs层接触该半导体基板。
10.如权利要求1所述的集成电路结构，其中所述多个绝缘区是浅沟槽绝缘区。
11.一种集成电路结构，包括 一半导体基板，具有第一晶格常数；多个绝缘区，位于该半导体基板上，且所述多个绝缘区的侧壁彼此相对； 一外延区，位于该半导体基板上，该外延区包括III-V族化合物半导体材料，且该外延 区的侧壁邻接所述多个绝缘区的侧壁，其中该外延区包括一鳍状物，高于该绝缘区的上表面，该鳍状物具有第二晶格常数，且该第二晶格常数不 同于该第一晶格常数；以及一组成渐变式外延区，位于该鳍状物与该半导体基板之间，该组成渐变式外延区接触 该鳍状物与该半导体基板，其中该组成渐变式外延区具有一第三晶格常数，且该第三晶格 常数介于该第一晶格常数与该第二晶格常数之间，且其中该鳍状物的侧壁实质上对准该组 成渐变式外延区的侧壁；以及一高能隙半导体层，位于该鳍状物的上表面及侧壁上，其中该高能隙半导体层的能隙大于该鳍状物的能隙。
12.如权利要求11所述的集成电路结构，还包括 一栅极介电层，位于该高能隙半导体层上；一栅极，位于该栅极介电层上；以及一源极区与一漏极区，位于该鳍状物相反的两侧上，其中，其中该鳍状物与该高能隙半 导体层均自该源极区延伸至该漏极区。
13.如权利要求11所述的集成电路结构，其中该高能隙半导体层的底部接触该绝缘区 的上表面。
14.如权利要求11所述的集成电路结构，其中该鳍状物由一三元III-V族化合物半导 体材料或一四元III-V族化合物半导体材料所组成。
15.如权利要求11所述的集成电路结构，其中该组成渐变式外延区具有一渐变的晶格 常数，其中该组成渐变式外延区较下层部分的晶格常数小于较上层部分的晶格常数。
全文摘要
本发明的集成电路结构，包括半导体基板；多个绝缘区，位于半导体基板上；以及外延区，位于半导体基板上，且至少部分外延区位于所述多个绝缘区之间的空间中。外延区包括III-V族化合物半导体材料。外延区包括下层部分，与位于下层部分上的上层部分。下层部分与半导体基板之间具有第一晶格不匹配数值。上层部分与半导体基板具有第二晶格不匹配数值，且第一晶格不匹配数值不同于第二晶格不匹配数值。本发明的实施例提供低成本的工艺，以低成本的渐变式工艺调整III-V族化合物半导体材料的组成，可生长高迁移率与低缺陷的III-V族化合物半导体材料。
文档编号H01L29/78GK101924105SQ201010194429
公开日2010年12月22日 申请日期2010年5月28日 优先权日2009年5月29日
发明者万幸仁, 柯志欣 申请人:台湾积体电路制造股份有限公司